专利名称：锁相环中相位旋转用的方法和设备的制作方法
与相关专利申请的交叉引用关系本申请涉及被转让给本申请受让人的共同未决的下列申请，这些中请在此被引用为参考文献提交日1997年4月18日、申请号844504的带有占空比控制设备的高速差分CMOS正弦波接收器；提交日1996年10月31日、申请号742220的使用差分SAW振荡器的CMOS微处理器的时钟生成设备和方法；提交日1998年1月7日、申请号09/004136的耦合式锁相环的方法和设备；本发明涉及锁相环，具体地说涉及作时钟生成用途、比如微电子电路时钟用途的锁相环中的选择性相位旋转。
锁相环(“PLL’s”)用于生成时钟信号，比如包括微处理器在内的微电子电路所使用的时钟。但是，常规的PLL’s易于受噪声的干扰。另外，电源，特别是微处理器用的电源可能具有较大的噪声，导致PLL的输出信号中出现难于接受的抖动。在微处理器采用多相时钟的情况下这种抖动所带来的问题尤其严重。
在上述专利申请参考文献中披露了用于产生与常规PLL’s相比不易受噪声干扰的时钟信号的方法和设备，在所述方法和设备中生成彼此具有预定相位关系的一组信号。时钟来自于一个从所述信号组中信号之一切换(即，“旋转”)到另一信号所产生的信号，结果时钟源信号被相位旋转了。在这个意义上，至少需要一种使锁相环的信号有选择地作相位旋转的方法和设备。
本发明满足了上述要求，下文对此作概要说明。第一种形式是，本发明包括提供时钟信号的方法。从一组信号中提供第一信号，用作时钟信号。一个第二信号相对于第一信号作相位旋转，响应1)时钟信号和基准时钟信号的相位差，以及2)第一和第二信号为静止时的时段的发生，从所述信号组中选择第二信号替代第一信号。
在另一方面，第二信号的替代还响应在第一信号被提供用于时钟信号之后第二信号的至少一个周期的发生而进行。
在另一方面，一个相对于第二信号作相位旋转的第三信号，响应1)时钟信号和基准时钟信号的相位差，以及2)第二和第三信号为静止时的时段的发生，从所述信号组中选择第三信号替代第二信号。
在另一方面，第三信号的替代还响应在第二信号被用于替代第一信号之后第三信号的至少一个周期的发生而进行。
另一种形式是，本发明包括提供时钟信号的设备。所述设备包括从一组信号中提供第一信号，用作时钟信号的装置，以及响应1)时钟信号和基准时钟信号的相位差，以及2)第一和第二信号为静止时的时段的发生，从所述信号组中选择一个作相位旋转的第二信号替代第一信号的装置。
另外，在另一方面，所述替代装置还响应在第一信号被提供用于时钟信号之后第二信号的至少一个周期的发生而进行。
在另一方面，所述设备包括一个相对于第二信号作相位旋转的第三信号，响应1)时钟信号和基准时钟信号的相位差，以及2)第二和第三信号为静止时的时段的发生，从所述信号组中选择第三信号替代第二信号的装置。
在另一方面，所述替代以第三信号的装置还响应在第二信号被用于替代第一信号之后第三信号的至少一个周期的发生而进行。
本发明的优点在于以一个相移信号替代另一个的处理方式减少了时钟信号相对于基准时钟的相位误差，同时根据上述静止时段的发生调节替代过程有助于减少因一信号替代另一信号而引起的对时钟信号的扰动。另外，响应被用作时钟的信号的紧接前元提供时钟之后所述信号的至少一个周期的发生而替换所述信号，有助于避免一信号到另一信号的错误替换。
图1是根据本发明的一实施例利用相位旋转的时钟系统的高级框图。
图2是图1旋转器14的框图。
图3是图2移相器144的各逻辑元件。
图4是图2相位选择器148的各逻辑元件。
图5是实施例操作的各方面的时序图。
图6是图2重新定时器154的各逻辑元件。
图7是图1的滤波器22的各逻辑元件。
现在参看图1，该图表示了本发明的优选实施例。时钟系统10接收外部生成的基准时钟信号21，生成频率相对较高的第一时钟信号，并且将第一时钟信号锁相到基准时钟上，所述第一时钟信号由旋转器14输出。
在图1实例中的基准时钟是200MHz信号。第一时钟由信号输出器12，优选为声表面波(“SAW”)振荡器，以较高的800.4MHz频率生成的信号而产生。在本实施例中旋转器14从其内部的四个源信号中选出一个400.2MHz信号，作为第一信号输出，所述四个信号分别比SAW振荡器12的800.4MHz信号滞后0、90、180和270度。第一时钟信号被分配给负载，由方框16所示。
第一时钟信号还经分频器18进行分频(分频后的第一时钟信号被称为“反馈时钟”信号)，并且被输入相位检测器20，以及数字滤波器22。在该实施例中，分频器18的分频系数为2。
相位检测器20对基准时钟和第一时钟比较，并且生成指示该相位差别的一或多个信号。这样的相位检测器20是公知的，因此此处不再加以说明。例如，参见Wyatt等的美国专利5,546,052“无相位误差的相位检测器”。
相位差指示经数字滤波器22反馈回旋转器14。
根据上文，应当理解的是，鉴于SAW振荡器12的频率为800.4MHz并经旋转器14和分频器18分频，反馈时钟的频率为200.1MHz。这样，反馈时钟和第一时钟即反馈时钟之源一致地获得超前于基准时钟的相位差。因此，旋转器14必须经常通过相继地将用于第一时钟的选定源由源信号之一改为另一个来调节第一时钟信号，使源信号之一滞后，以便将反馈时钟(因而是第一时钟)锁相到基准时钟。
现在参见图2，说明图1旋转器14的各逻辑元件。
差分振荡器12信号由旋转器14在差分接收器/占空比调节器142中接收，所示差分接收器/占空比调节器142向差分接收器负载级的适当端子施加偏压，以就输入失衡作出补偿。这样的差分接收器/占空比调节器142的细节描述于上述引用的相关申请中，因此此处不作说明。
然后，经装置142作用后的振荡器12信号馈入移相器144，该移相器144生成一组信号A、B、C和D，这些信号频率是振荡器12信号频率的一半，其中信号B滞后信号A 90度，信号C滞后信号B 90度，信号D滞后信号C 90度。(上述引用先前提交的相关申请中，移相器144被称为“旋转器”，但是它实际上是旋转器14内的一个元件)。
这四个正交信号A、B、C和D被馈入相位选择器148和多路复用器146。(在上述引用先前提交的相关申请中，换相器144被称为“换挡逻辑”)。选相器148相继地选择四个信号A、B、C和D之一，作为时钟信号的信号源，由旋转器14予以输出。这一选择是通过将一个信号置于从选相器148至多路复用器146的输出线路q0、q1、q2或q3之一上完成的。由于多路复用器公知为用于从输入到该多路复用器中的一些信号中选出一个信号并且加以输出，此处不再加以描述。
多路复用器146的任选输出信号直接作为时钟信号输出，或者首先由任选提供的再定时器154重新定时，视是否需要重新调整时序以减少偏斜(skew)而定。
现在参看图3，说明移相器144的详细情况。移相器144有五个延迟触发器164、166、168、170和172。触发器164的反相输出反馈回其自身的逻辑输入端并且馈入触发器166的逻辑输入端。触发器166的输出馈入触发器168的输入端。触发器168的输出馈入触发器"0的输入端。触发器170的输出馈入触发器172的输入端。各个触发器的时钟输入端均接收占空比调节后的振荡器信号。
由于其反相输出反馈回其输入端，触发器164将振荡器164的频率除以二。应当理解，另一方面，如果希望第一时钟与振荡器12的信号的频率相同那么触发器164可以略去。由于触发器166-172的输入端至输出端作串联连接，故此触发器166的输出A超前于触发器168的输出端B。同样地，触发器168的输出B超前于触发器170的输出端C。应当理解，根据该实施例，其中时钟源在各正交信号之中旋转，与常规PLL’s相比时钟抖动得到了明显改善。此外，通过在移相器144中引入额外的元件以产生多于本实施例的四个信号的一些信号，以增加一定程度的复杂度为代价，可以使在基准时钟和反馈时钟之间的相位差得到进一步的降低。
现在参看图4，说明选相器148的其它细节。延迟触发器174、176、178和180在其时钟输入端分别接收来自移相器144的信号B、C、D和A。这些触发器还从各个延迟触发器194、196、198和200接收输出信号，作为逻辑输入。延迟触发器174-180的输出被馈给各个与门182、184、186和188。与门还从移相器144接收下列信号作为输入，并分别将C和D馈入与门182,D和A馈入与门184,A和B馈入与门186,B和C馈入与门188。来自各个与门的输出输入或门190。或门190的输出馈入与门192，该与门192还从单脉冲装置154接收输入。
单脉冲装置由来自滤波器22的一个信号触发，该信号指示基准时钟和反馈时钟之间的相位差已足够大以致于需要纠正，即，表明反馈时钟比基准时钟超前预定量(“阈值”)的相位。
与门192的输出馈入延迟触发器194至200的时钟输入端。除了反馈回触发器174-180以外，触发器194-200的输出端q0、q1、q2和q3馈入多路复用器146，以便从移相器144中选择信号A、B、C或D之一。
触发器194-200的输出q0-q3由复位线(未标示)初始化，使得最初q0=1,q1、q2、q3=0。这样，在触发器194-200按上述连接时，每当触发器时钟输入端的信号通以脉冲，下一输出顺序变高，并且先前的高输出变低，而其余输出端保持低电平。也就是说，在初始化后的第一脉冲之后，q1变高并且q0变低，而q2和q3保持低电平。在下一个脉冲之后，q2变高并且q1变低，而q0和q3保持低电平，如此等等。这种按次序在一时刻将一个输出切换为高电平的过程可以称为“旋转”。
触发器174-180、与门182-188、或门190以及与门192的用途在于控制在选定周期跨度内旋转的时序，使得输出q0-q3在选定周期的“最后四分之一”期间旋转。关于这一点，信号的一个周期被认为是自该信号变高的时候开始，使得信号周期的“最后四分之一”指代信号变低(即，静止的)时信号下一次升高之前紧挨着的四分之一周期。即，根据本实施例，如果来自移相器144的信号A作为时钟源，那么在信号A的最后四分之一周期期间发生信号A至信号B的一次旋转的时序。信号A至信号B的旋转发生于信号A的最后四分之一周期的原因在于，由于信号B比信号A滞后90度，故此信号A和信号B在信号A信号的最后四分之一期间为低(即，静止的)。类似地，如果信号B是时钟源，那么在信号B的最后四分之一周期期间发生信号B至信号C的一次旋转的时序，如此等等。
用途在于控制在选定周期跨度内旋转的时序的触发器174-180、与门182-188、或门190以及与门192，可以通过结合图4所示信号的特定逻辑组合和图5所示信号的时序来加以理解，使得输出q0-q1在选定信号的“最后四分之一”期间旋转。考虑一下比如是从信号C到信号D的一次旋转的时序。在图5的单脉冲信号第三次出现之前，信号C是用于时钟源的多路复用器146输出信号。来自数字滤波器22的触发单脉冲装置154的信号是响应相位检测器20所检测到的相位差而产生的。这样，图5中的单脉冲信号的第三次出现表明基准时钟和现在源自信号C的时钟之间的相位差已超过了预定的相位差阈值，因此需要通过向信号D的变换来减少相位差。
在理想化的实例中，单脉冲154信号是以均匀间隔插入的。间隔均匀性的起因是正交信号的频率与基准时钟之间的差基本上固定，如前所述。
尽管现在需要旋转，正如单脉冲信号的插入所指示的那样，但是必须对该旋转进行调节，以避免所生成的时钟信号中出现假信号(glitch)。在图5中当第三次单脉冲信号存在的时候，信号C正趋于下降，但信号D被插入了。这样，在该时刻的旋转并不对应于信号C和D均为低的时刻，因此这样的旋转易于将扰动引入时钟信号中。故此，图4的选相器148采用逻辑电路来根据该单脉冲信号以及时钟的状态选择该旋转的时序。触发器174-180，与门182-188，以及或门190提供了响应时钟状态确定该旋转时序的逻辑，现在对此作出说明。紧接要求信号C向信号D旋转的单脉冲信号之前，选择信号q2被插入，而信号q0,q1和q3未被插入。(当然这是逻辑性的，这是因为正是q2的插入控制了多路复用器146将信号C选择为时钟源的工作。)根据q2的插入以及其后信号D的一次插入，触发器178插入其输出，该输出被输入到与门186中。该单脉冲信号的插入时间为一个周期的宽度。以信号B、C、D和A作为各自输入端的触发器174-180所引入的延迟，加上单脉冲持续一个周期宽度，两者组合在一起防止了根据旨在仅仅产生单次旋转的单脉冲信号而发生正交信号的第二次旋转的可能性。
在插入触发器178输出信号时，其它触发器174、176或180的输出均不再插入，因为信号q0、q1和q3在该时刻已有至少一个周期未插入。因此，在与门182-188当中，仅与门186可能在信号q2插入的当前持续期间插入输出信号。与门186的另两个输入为信号A和B。鉴于正交信号间的相位关系，信号A和B仅在信号C周期的最后四分之一期间才会同时插入。这样，仅当在触发器178控制下发生适当延迟以避免发生错误性两次旋转时，以及当信号C处于其一个周期的最后四分之一时才满足与门186，如信号A和B所指示。
一旦与门186得到满足，并且插入其输出，或门190相应地插入其输出。响应于或门190的输出信号以及单脉冲154信号两者的插入，译码192插入其输出，后者触动触发器200插入其输出q3，使触发器198取消其输出q2的插入。根据q3的被插入，多路复用器146将其用于对时钟定源的输出信号从信号C切换至信号D。
关于从信号C到信号D的旋转的该详细描述说明了触发器174-180、与门182-188、或门190以及与门192如何与移相器144协调工作，以控制在选定周期跨度内旋转的时序。根据上述实例和附图，应当理解，从信号A至信号B、从信号B至信号C、从信号D至信号A的旋转时序是如何同样加以控制的。
现在参看图6，该图描述了重新定时器154的其它细节。(术语“重新定时器”用于指代将多路复用器146输出的时钟信号内的略微偏斜降低的功能，所示的略微偏斜可能是在通常的选通过程中由旋转器14内的各种电路元件所引入的。)来自多路复用器146的选定信号是第一时钟的来源，它被输入到延迟触发器72和74的延迟输入端。来自振荡器12的一个信号，其频率是多路复用器146输出的时钟信号的频率的两倍，被馈入触发器72时钟输入端，而与之相位差180度的另一个振荡器12信号被馈入触发器74时钟输入端。来自选相器146的q0和q3信号用于从触发器72或触发器74选出输出信号，作时钟信号用。即，q0和q3输入到或非门82，该或非门的输出被馈入多路复用器80，使得当q0或q3被插入时触发器74的输出信号被多路复用器80输出，而当无论q0还是q3都未被插入时触发器72的输出信号被多路复用器80输出。
采取重新定时器154结构的原因可以结合图5的时序图加以理解，图5显示了各种信号的理想化时序。根据该图可以看出，从时序图的底部来看多路复用器146的输出信号由来自移相器144的信号A和C提供，多路复用器146输出的脉冲的中点理想地对应于在时序图的顶部所示的振荡器12上升信号的下降沿。同样地，当多路复用器146的输出信号由来自移相器144的信号B和D提供，多路复用器146输出的脉冲中点理想地对应于振荡器12信号的上升沿。因此，由延迟触发器对多路复用器146输出信号的重新定时，在多路复用器146输出信号由信号A和C提供时必须由振荡器12信号的下降沿定时，在多路复用器146输出信号由信号B和D提供时必须由振荡器12信号的上升沿定时。
此外，当信号q0被插入时，信号A由多路复用器146输出。当信号q2被插入时，信号C由多路复用器146输出。这样，当q0和q2均未插入时，信号B或信号D被输出。因此，信号q0和q2可以如图所示用在重新定时器154中，以控制多路复用器80对来自触发器72和74的输出信号的选择。
现在说明结构如图7所示的数字滤波器22的细节。应当理解，该实施例设想图1的时钟生成系统10，除振荡器12外，可以与微处理器一起置于同一个模块中。至于滤波器22，提供一个寄存器52，以便在所示模块制成之后由控制电路(未示出)设置其上的比特。如此插入的寄存器52内的比特数确定了滤波器22的调节工作，如下文所述。
移位寄存器54有一个数据输入端(未示出)，该输入端不断地接收数据。当图1的相位检测器20检测到反馈时钟领先于基准时钟，相位检测器20向移位寄存器54发送信号。移位寄存器54被初始化，其全部比特复位。对于相位检测器20信号插入后反馈时钟的每个周期，移位寄存器54将不断插入的输入数据比特移位。这样，当反馈时钟领先于基准时钟时，随着时间的流逝，移位寄存器54对数目不断增加的插入比特累加。
被耦合到移位寄存器54和可调比特寄存器52的N检测器56，检测插入在移位寄存器54和可调比特寄存器52内的比特数。当插入在移位寄存器54内的比特数超过可调比特寄存器52内插入的数目，N检测器56将一个信号耦合到触发器58中。在一个反馈时钟周期之后，触发器58根据来自N检测器56的信号被插入其输出信号。触发器58输出信号被反馈到移位寄存器54，使其全部比特复位。这样，N寄存器56输出信号复位，并且在反馈时钟的又一个周期中，触发器58输出信号复位。
如图4所示，触发器58输出信号还被馈入选相器148的单脉冲装置。这样，当对于反馈时钟的单个周期触发器58输出信号被插入时，它触发选相器148的单脉冲装置，使旋转器14的一次旋转初始化。
本文结合一个优选实施例披露了本发明的方法和装置。本领域的技术人员可以构设许多其它包含本文的教导在内的变型实施例。因此，本发明不限于此处阐述的具体形式。相反，本发明旨在涵盖可以合理地纳入到下文所声明的本发明的精神和范畴之内的这类替代方案、修改件以及本文教导的等同物。
权利要求
1．提供时钟信号的方法，包括下列步骤a)从多个信号中提供用作时钟信号的第一信号；以及b)从所述多个信号中，用相对于第一信号有相移的第二信号替代第一信号，以减少时钟信号和基准信号之间的相位差，其中所述替代步骤是响应于第一和第二信号均为静态的阶段的发生而进行的。
2．根据权利要求1所述的方法，其特征在于所述替代步骤还响应于在步骤a)后第二信号的至少一个周期的发生而进行的。
3．根据权利要求1所述的方法，其特征在于包括下列步骤c)响应于第一和第二信号均为静态的阶段的发生，从所述多个信号中，用相对于第二信号有相移的第三信号替代第二信号。
4．根据权利要求3所述的方法，其特征在于所述用第三信号替代的步骤还响应于在第二信号替代第一信号后第一信号的至少一个周期的发生而进行的。
5．提供时钟信号的装置，包括从多个信号中提供用作时钟信号的第一信号的装置；从所述多个信号中，用相对于第一信号有相移的第二信号替代第一信号，以减少时钟信号和基准信号之间的相位差的装置，其中所述替代装置是响应于第一和第二信号均为静态的阶段的发生而工作的。
6．根据权利要求5所述的装置，其特征在于所述替代装置还响应于在提供作为时钟信号的第一信号后第二信号的至少一个周期的发生而工作的。
7．根据权利要求5所述的装置，包括响应于第一和第二信号均为静态的阶段的发生，从所述多个信号中，用相对于第二信号有相移的第三信号替代第二信号的装置。
8.根据权利要求7所述的装置，其特征在于所述用第三信号替代的步骤还响应于在第二信号替代第一信号后第三信号的至少一个周期的发生而工作的。
全文摘要
在相互有相移的多个信号中,重复地以一个信号替代另一个信号作为时钟信号,以减少时钟信号相对于基准信号的相位误差。替代工作被定时在当旨在降低对时钟信号的干扰的阶段期间发生。采用一个信号的这种替换还响应于在时钟由所述信号的紧前一个信号提供之后所述信号的至少一个周期的发生而进行,其旨在避免一个信号替代为另一个信号的误操作。
文档编号H03L7/081GK1222791SQ9812307
公开日1999年7月14日 申请日期1998年12月7日 优先权日1998年1月7日
发明者D·M·德雷普斯, R·P·马斯莱, J·S·马奇 申请人:国际商业机器公司