专利名称：时钟发生电路以及时钟发生方法
技术领域：
本发明涉及发生输入时钟和同周期分频时钟或倍增时钟的时钟发生电路以及时钟发生方法。
图10是表示例如“信学技报”Vol.97,No106(1997年6月发行)的第29页～第36页展示的已有的时钟发生电路的构成图，在图中，1是倍增电路，使输入时钟频率倍增，发生倍增时钟；2是环形振荡器，使用延迟倍增时钟的数字延时线3构成；3是环形振荡器2的数字延时线；4是计数器，设定数字延时线3的延迟时间；5是相位比较器，比较输入时钟相位和从驱动器9输出的反馈时钟的相位，根据其相位差更新计数器7的计数值；6是相位同步电路，使通过倍增电路1发生的倍增时钟延时，使反馈时钟相位与输入时钟的相位一致，同时把延时后的倍增时钟PLL作为输出；7是相位同步电路6的计数器；8是数字延时线，设定对应计数器7的计数值的延迟时间，使由倍增电路1发生的倍增时钟延迟；数字延时线8由多个沿迟(delay)元件和译码器组成。9是驱动器，把从相位同步电路6输出的PLL输出作为反馈时钟，向相位比较器5输出；10是驱动器，把从相位同步电路6输出的PLL输出供给各单元(ブロツク)。
下面说明其工作。
首先，时钟发生电路(以下称为PLL‘Phase Locked Loop’)是发生与输入时钟同步的同周期时钟或倍增时钟的电路，最近的微处理器因以从数十到数百MHz非常高的时钟工作，所以PPL必须内置。
已有的PLL利用充电泵(チヤ—ジポンプ)控制保持电压控制振荡器VCO的控制电压的电容器的电压，以此采用控制振荡频率的模拟型的PLL。
然而，模拟型的PLL由于难于控制低电压，同时需达到弱噪声并且稳定工作的时间(联锁时间)长，所以，当一旦因停止输入时钟而使PLL振荡停下，则需达到再次工作的时间长，这就是问题所在。
于是在图10的已有的例子中，为了解决这样的课题，使用数字延时线构成PLL。
具体来说，首先，PLL一旦接收输入时钟，则倍增电路1的数字延时线3使输入时钟频率倍增，发生供给各单元的倍增时钟(PLL输出)，但由于必须使其倍增时钟的相位与输入时钟的相位一致，所以要实施相位比较器5以及相位同步电路6在下述所示的相位同步处理。
即相位比较器5比较由倍增电路1发生的倍增时钟相位和从驱动器9输出的反馈时钟(相当于PLL输出)的相位，判断其相位差是否在允许范围内。
然后，若其相位差在其允许范围内，则判断为其倍增时钟的相位与输入时钟的相位一致，保持相位同步电路6的计数器7的计数值(保持相位同步电路6的延迟时间)，当其相位差超越允许范围的情况下，判定为其倍增时钟的相位与输入时钟的相位不一致，根据相位差更新计数器7的计数值(增或减计数值)，调整相位同步电路6的延迟时间。
这样，当设定计数器7的计数值，则相位同步电路6的数字延时线8根据计数器7的计数值使倍增时钟延迟，将延迟后的倍增时钟作为PLL输出向驱动器9、10输出，数字延时线8如图11所示，最后为了反馈时钟的前沿与输入输入时钟的前沿一致，一个在前的倍增时钟的前沿被延迟。
因此，数字延时线8的最大延迟时间相当于倍增时钟的一个周期的时间，构成环形振荡器2的倍增电路1的数字延时线3的最大延迟时间相当于倍增时钟的半个周期的时间。
但是，虽然数字延时线8的最大延迟时间取决于倍增时钟的周期，但比如为了降低电耗，在倍增数产生一个PLL输出的情况下(输入时钟周期和PLL输出周期相同的情况下)，数字延时线8的最大延迟时间相当于PLL输出的一个周期的时间，数字延时线8的延迟元件(素子)数是倍增数4的4倍。
为了构成以上已有的时钟发生电路，若减少倍增时钟的倍增数，则必须使数字延时线8的最大延迟时间的延长到只是这种程度，虽然有必要设置多个延迟元件和译码器，但由于延迟元件和译码器所占有的面积大，所以，一旦使倍增时钟的倍增数减少，那么电路规模加大，进而使芯片的成本提高，这就是问题所在。
并且，问题还在于为了固定地使用倍增时钟的倍增数，一旦产生芯片，就不容易改变倍增数。
本发明目的是为了解决上述问题，获得这样的时钟发生电路以及时钟发生方法，不引起延迟元件等的增加，能产生倍增数小的PLL输出，换言之，可降低输出时钟的周期数。
而且，本发明目的是为了得到这样的时钟发生电路以及时钟发生方法，根据需要可变更输出时钟的周期。
根据本发明，首先，提供时钟发生电路，其中备有倍增部，使输入时钟频率倍增，发生倍增时钟；相位同步部，检测所述输入时钟和分频时钟之间的相位差，只是以对应于所述相位差的分量使由所述倍增部发生的倍增时钟的相位延迟，发生相位与所述输入时钟相位一致的相位同步时钟；分频部，在所述相位同步时钟内，在每个固定周期检测特定的脉冲，以其脉冲为基准使所述相位同步时钟分频，发生所述分频时钟。
其中，所述分频部在每个所述输入脉冲的固定周期中检测所述特定的脉冲，该特定脉冲的所述输入脉冲也可以是紧靠着后沿前的所述相位同步脉冲。
所述分频部也可设有分频电路，使所述相位同步时钟分频；延迟附加部，在该相位同步时钟上附加所述分频电路的延迟。
所述分频部也可具有选择部，选择由所述分频电路发生的分频时钟或由延迟附加部附加延迟的相位同步时钟的任一个作为所述分频部的输出。
所述倍增部也可根据倍增数转换信号切换所述倍增时钟的倍增数。
所述倍增部也可备有环形振荡器，发生所述倍增时钟；计数器，对所述倍增时钟的脉冲数作计数；结束电路，当其脉冲数与倍增数一致时，则结束所述环形振荡器的倍增时钟发生处理。
设n、m为大于1的自然数，所述倍增部发生n个倍增时钟，所述分频部也可使n个倍增时钟作m分频。
所述环形振荡器使用由电流随栅极电压变化而变化的晶体管组成的数字延时线也可调整延迟时间。
所述环形振荡器使用由电流随反向栅极电压变化而变化的晶体管组成的数字延时线也可调整延迟时间。
相位同步部使用由电流随栅极电压变化而变化的晶体管组成的数字延时线也可调整延迟时间。
相位同步部使用由电流随反向栅极电压变化而变化的晶体管组成的数字延时线也可调整延迟时间。
根据本发明，其次，提供时钟发生方法，其中具有以下步骤a．使输入时钟频率倍增，发生倍增时钟；b．检测所述时钟和分频时钟之间的相位差，只是以对应所述相位差的分量使所述倍增时钟的相位延迟，发生相位与所述输入时钟相位一致的相位同步时钟；c．在所述相位同步时钟内，在每个固定周期检测特定的脉冲，以其脉冲为基准使所述相位同步时钟分频，发生所述分频时钟。
其中，所述步骤c在每个所述输入脉冲的固定周期检测所述特定脉冲，该特定脉冲也可以是紧靠着所述输入脉冲后沿前面的所述相位同步脉冲。
所述步骤a也可根据倍增数转换信号切换所述倍增时钟的倍增数。
图1是表示本发明实施例1的时钟发生电路结构图；图2是表示实施例1的分频电路13的详细结构图；图3是表示本发明实施例1的时钟发生方法的流程图；图4是实施例1的倍增部11的各种信号定时图；图5是表示实施例1的数字延时线26和27详细结构图；图6是表示实施例1的延迟元件详细结构图；图7是表示实施例1的延迟元件详细结构图图8是表示实施例1的延迟元件详细结构图；图9是表示实施例1的全部工作的定时图图10是表示已有的时钟发生电路的结构图；图11是各种信号的定时图。
下面说明本发明一实施例。
实施例1图1是表示本发明实施例1的时钟发生电路的结构图，在图中，11是倍增部(倍增装置)，使输入时钟频率倍增，发生倍增时钟；12是相位同步部(相位同步装置)，使由倍增部11发生的倍增时钟的相位延迟，使反馈时钟(相当于分频时钟)相位与输入时钟相位一致；13是分频电路(分频装置)，在从相位同步部12输出的相位同步时钟内，若检测紧靠输入时钟下降之前的相位同步时钟，则以其检测时间点为基准分频相位同步时钟，同时把分频时钟或相位同步时钟作为反馈时钟向相位同步部12输出。
并且，14是脉冲计数器，当从置位复位触发器16输出H电平的DL-ACT，则从输入时钟前沿来看，向第3个时钟输出脉冲C3，向第4个时钟输出脉冲C4；15是倍增数转换电路，在倍增数转换信号X3CNT为H电平时，选择脉冲C3输出，在倍增数转换信号X3CNT为L电平时，选择脉冲C4输出；16是置位复位触发器，当检测输入时钟前沿时，使DL-ACT的信号电平向H电平转移，另一方面，一旦从倍增电路15输出脉冲C3或脉冲C4，则使DL-ACT的信号电平向L电平转移；17是置位复位触发器，当检测输入时钟前沿时，使DL-START的信号电平向H电平转移，另一方面，一旦输出L电平的DL-OUT，则使DL-START的信号电平向L电平转移；18是D-触发器，使从置位复位触发器16输出的DL-ACT与输入时钟前沿同步；19是OR栅极，当输入从D-触发器18输出的DL-ACT或外部复位时，输出PLL-Reset。
并且，20是分频电路，对输入时钟作2分频，发生2分频时钟；21是相位比较器，比较由2分频电路20发生的2分频时钟的相位和由数字延时线27输出的DL-OUT相位，在其相位差不超出允许范围的情况下，输出加强(up)信号或减弱(down)信号；22是计数器，一旦从OR栅极19输出PLL-Reset，则使计数值回零，当输出从相位比较器21输出加强(up)信号或减弱(down)信号，则使计数值增量或减量；23是译码器，对计数器22的计数值的上位7彼特译码，输出96彼特的控制信号；24是译码器，对计数器22的计数值的下位3彼特译码，输出8彼特的控制信号。
并且，25是固定延迟元件，使从AND栅极30输出的倍增时钟延迟；26是数字延时线，根据从译码器24输出的控制信号略微地使倍增时钟延迟；27是数字延时线，根据从译码器23输出的控制信号较大地使倍增时钟延迟；29是OR栅极，一旦DL-START成为H电平，则使从数字延时线27输出的DL-OUT强制地转移到H电平；30是AND栅极，若DL-ACT成为L电平，则为了使环形振荡器关闭，强制地把DL-OUT转移到L电平；31是锁定检测器，当相位比较器21检测相位一致时，则输出时钟检测信号，当从OR栅极19输出PLL-Reset时，则中止时钟检测信号的输出。
此外，由延迟元件25、数字延时线26、27、OR栅极29以及AND栅极30组成环形振荡器。
32是相位比较器，比较输入时钟相位和由驱动器43输出的反馈时钟相位，在其相位差超出允许范围时，输出加强(up)信号或减弱(down)信号；33计数器，当从相位比较器32输出加强信号或减弱信号时，则对计数值作增量或减量；34是译码器，对计数器33的计数值的上位5彼特作译码，输出32彼特的控制信号；35是译码器，对计数器33的计数值的下位3彼特作译码，输出8彼特的控制信号；36是数字延时线，根据从译码器35输出的控制信号略微地使倍增时钟延迟；37是数字延时线，根据从译码器34输出的控制信号较大地使倍增时钟延迟。而且，39是位移寄存器，在由相位同步部12输出的相位同步时钟内，检测一个紧靠输入时钟下降之前的相位同步时钟，若检出其相位同步时钟，则输出XIRST；40是4分频电路，当从位移寄存器39输出XIRST，则以其时间点为基准4分频相位同步时钟；41是固定延迟元件(延时装置)，将4分频电路40的延迟附加在从相位同步部12输出的相位同步时钟上；42选择器(选择装置)，在倍增数转换信号XICNT为H电平的情况下，选择从4分频电路40输出的4分频时钟作为PLL输出，在倍增转换信号XICNT为L电平的情况下，选择从延迟元件41输出的相位同步时钟作为PLL输出；43是驱动器，把由选择器42输出的PLL输出作为反馈时钟向相位比较器32输出；44是驱动器，把由选择器42输出的PLL输出供给各单元。
此外，图3是表示本发明实施例1的时钟发生方法的流程图。
下面说明其工作。
首先，如图4所示，倍增部11的脉冲计数器14一旦从置位复位触发器16输出H电平的DL-ACT，则向DL-OUT信号的从输入时钟前沿来看的第3个时钟输出脉冲C3，向第4个时钟输出脉冲C4(步骤ST1)。
然后，倍增数转换电路15在倍增数转换信号X3CNT为H电平的情况下，为了使输入时钟的频率作3倍增，即使接受C4脉冲也不输出，而选择C3脉冲输出。另一方面，在倍增数转换信号X3CNT为L电平情况下，为了使输入时钟的频率作4倍增，即使接受C3脉冲也不输出，而选择脉冲C4输出。
并且，置位复位触发器16如果检测输入时钟的前沿，则为了开始倍增时钟的振荡，一方面把DL-ACT的信号电平向H电平转移，另一方面，当从倍增数转换电路15输出脉冲C3或脉冲C4，为了确保设定的倍增数，使DL-ACT的信号电平转移到L电平。
以此，若DL-ACT变为L电平，为了使环形振荡器关闭，如图4所示，AND栅极30强制地使DL-OUT(倍增时钟)向L电平转移(步骤ST2)。
此外，置位复位触发器17在倍增时钟被延迟到大于所需时，强制地使DL-OUT转移到H电平。
另一方面，2分频电路20把输入时钟2分频，如发生2分频时钟，则为了使从AND栅极30输出的倍增时钟的相位与2分频时钟的相位一致，相位比较器21比较2分频时钟的相位和倍增时钟的相位，判定其相位差是否在允许范围内(步骤ST3)。
然后，如果其相位差在允许范围内，则相位比较器21判定该倍增时钟的相位与2分频时钟的相位一致，向联锁检测器31输出联锁检测信号，同时，保持计数器22的计数值(保持环形振荡器的延迟时间)。
此外，即使输出联锁信号，通过温度及其他影响，在相位差产生情况下，与下述的相位差超过允许范围内的情况相同，也能执行消除相位差的处理。但是，当输出联锁检测信号，只要不从OR栅极控制19输出PLL-Reset，则不停止输出。
另一方面，在其相位不超出允许范围的情况下，判定其倍增时钟的相位与2分频时钟的相位不一致，向计数器22输出加强信号或减弱信号，更新计数值(步骤ST4)。
借此，在从相位比较器21输出加强信号时，使计数器22的计数值增量1，当输出减弱信号时，使计数器22的计数值减量1。
并且，译码器23由于使其倍增时钟的相位大体接近2分频时钟相位，所以，使计数器22的计数值的上位7彼特译码，输出96彼特的控制信号。
另一方面，为了接近只要形成其相位差的零，译码器24使计数器22的计数值的下位3彼特译码，输出8彼特的控制信号。
这样，当通过译码器24输出8彼特控制信号时，则数字延时线26根据由译码器24输出的8彼特控制信号，略微地使倍增时钟延迟(步骤ST5)。如图5所示，数字延时线26为只是延迟时间不同的延迟元件8个并联，可对延迟时间作小的调整。
另一方面，一旦从译码器23输出96彼特的控制信号，则数字延时线27根据从译码器23输出的96彼特的控制信号，使倍增时钟作大的延迟(步骤ST5)。如图5所示，数字延时线27延迟时间ΔD的延迟元件96作串联连接，通过用计数值选择的延迟元件把倍增时钟放入数字延时线27。从而，改变输入位置，可把数字延时线27的延迟时间调整为96台阶。
此外，计数器22的初期值被设定为1(最小延迟时间)，计数值每输入时钟2分频加1。如图4所示，以此，数字延时线26、27的延迟时间从最小延迟时间慢慢变大，在具有输入时钟前沿和倍增时钟前沿的地方固定计数值。
而且，环形振荡器的最大延迟时间由于时钟是倍增时钟的半分频，所以使倍增数变大，一旦缩短倍增时钟的周期，则可抑制延迟元件数。
并且，相位同步部12虽然当从锁定检测器31输出锁定检测信信号时开始工作，但为了使从驱动器43输出的反馈时钟的相位与输入时钟的相位一致，首先，相位比较器32比较输入时钟和反馈时钟的相位，判定其相位差是否在允许范围内(步骤ST6)。
然后，如其相位差在允许范围内，则相位比较器32判定其反馈时钟的相位与输入时钟的相位一致，保持计数器33的计数值(保持数字延时线36、37的延迟时间)。
另一方面，在其相位差超出允许范围的情况下，判定其反馈时钟的相位与输入时钟的相位不一致，向计数器33输出加强信号或减弱信号，更新计数值(步骤ST7)。
借此，在通过相位比较器32输出加强信号时，计数器33的计数值增量1，在输出减弱信号时，计数器33的计数值减量1。
但是，在计数器33的初始值中，采取根据输出锁定检测信号时的计数器22的计数值实施一定运算的结果。
而且，译码器34为了使其反馈时钟的相位大体接近输入时钟的相位，使计数器33的计数值的上位5彼特译码，输出32彼特的控制信号。
另一方面，由于只要产生其相位差而接近零，所以译码器35使计数器的计数值的下位3彼特译码，输出8彼特的控制信号。
这样，一旦，从译码器35输出8彼特的控制信号，数字延时线36根据从译码器35输出的8彼特控制信号，使倍增时钟作小的延迟(步骤ST8)。数字延时线36的构成与数字延时线26相同，所以说明从略。
另一方面，一旦从译码器34输出32彼特控制信号，则数字延时线37根据从译码器34输出的32彼特的控制信号，使倍增时钟作大的延迟(步骤ST8)。数字延时线37的构成与数字延时线27一样，所以说明从略，但延迟元件的级数不同。
此外倍增部11的环形振荡器的最大延迟时间如上所述，虽然是倍增时钟的半周期，但数字延时线36、37的最大延迟时间由于必须倍增时钟的一周期时间，使用构成环形振荡器的数字延时线26、27的延迟元件和同样的延迟元件，一旦构成数字延时线36、37，则倍增部11的2倍的延迟元件是必要的。
于是，要调整数字延时线36、37的延迟元件的延迟时间，使得比数字延时线26、27的延迟元件的延迟时间更长。
作为使延迟时间长的方法，如图8所示，除了使晶体管栅极长度加长或缩短栅极宽度外，如图6所示，在使用Nch(CMOS晶体管的情况下，调节圆圈内的NchCMOS栅极电压使电流变化，以此控制延迟时间。
如图7所示，在使用Nch CMOS晶体管的情况下，调节圆圈内的Nch CMOS的反向栅极电压使电流变化，以此控制延迟时间。
并且，分频电路13使从相位同步部12输出的相位同步时钟分频，同时为了使PLL输出的相位与输入时钟的相位一致，首先，如图9的(b)、(d)、(e)所示，在从相位同步部12输出的相位同步时钟内，为了在紧靠每个输入时钟下降之前的相位同步时钟的前沿，使XIRST的反向信号电平H作为电平(步骤ST9)，当检测相位同步时钟的前沿时，则如图2所示，把2分频时钟向依次输出到下一级触发电路的触发电路组输入。
4分频电路40当从位移寄存器39输出XIRST反向信号，则如图9的(e)、(f)所示，以XIRST的反向信号的前沿为基准，4分频相位同步时钟，发生分频(时钟步骤ST10)。
选择器42当倍增数转换信号XICNT为H电平表示4分频的情况下，把从4分频电路40输出的分频时钟PLL作为输出选择，在倍增数转换信号XICNT为L电平的情况下，把由延迟元件41输出的相位同步时钟(延迟元件41为了使相位同步时钟和分频时钟的相位一致，在相位同步时钟上附加4分频电路40的延迟)作为PLL输出选择(步骤ST11)。
从选择器42输出的PLL输出通过驱动器44供给各单元，另一方面，作为反馈时钟向相位比较器32输出。
从上述可知，根据该实施例1，在从相位同步部12输出的相位同步时钟内，一旦检测紧靠一个输入时钟下降之前的相位同步时钟，则以其检测时间为基准，对相位同步时钟分频，由于上述结构，所以只要反馈时钟(分频时钟)和输入时钟的相位差不超出倍增时钟的一周期就行，其结果，不会引起延迟元件等的增加，具有可产生倍增数小的PLL输出(即使输出时钟频率下降)的效果。
实施例2
在上述实施例1中，为了形成输入时钟和同步周期的PLL输出，虽然展示了有关使相位同步时钟4分频的技术，但不仅限于此，例如用同样的方法形成倍增时钟，若使之m分频，则可得到n/m倍增的PLL输出。
此外，如果把4分频电路40置换成m分频电路，则相位同步部12的数字延时线36、37的长度纳入PLL输出周期的1/m中。
如上所述，根据本发明，在通过相位同步装置延迟相位的倍增时钟内，如果检测特定的倍增时钟，则以其检测时间为基准，对倍增时钟分频，由于这样的构成，只要分频时钟和输入时钟的相位差不超出倍增时钟的一周期就行，其结果，不引起延迟元件等的增加，其效果是能产生倍增数小的PLL输出。
根据本发明，在利用相位同步装置延迟相位的倍增时钟内，一检测特定的倍增时钟，则以其检测时间为基准，分频倍增时钟，同时，利用相位同步装置延迟相位的倍增时钟上附加分频装置的延迟，由于上述构成，不会引起延迟元件等的增加，可发生倍增数小的PLL输出，同时，可把倍增时钟作为PLL输出而输出，具有这样的效果。
根据本发明，把由分频装置发生的分频时钟，或由延迟附加装置附加延迟的倍增时钟的任一个PLL作为输出选择，由于这样的结构，所以其效果是根据需要，可变更PLL输出。
根据本发明，由于其结构是按倍增数转换信号可转换倍增数，所以，其效果是根据需要，可变更PLL输出的倍增数。
根据本发明，由于其构成是计算倍增时钟的脉冲数，当其脉冲数与倍增数一致时，停止环形振荡器的倍增时钟发生处理，所以其效果是能通过输入时钟发生倍增时钟。
根据本发明，其构成是发生n倍增时钟，使n倍增时钟作m分频，所以其效果是获得n/m倍增的PLL输出。
根据本发明，由于其构成是，使用由电流随栅极电压变化而变化的晶体管构成的数字延时线调整延迟时间，所以其效果是容易调整环形振荡器的延迟时间。
根据本发明，由于其构成是，使用由电流随反向栅极电压变化而变化的晶体管构成的数字延时线调整延迟时间，所以其效果是容易调整环形振荡器的延迟时间。
根据本发明，由于其构成是，使用由电流随栅极电压变化而变化的晶体管构成的数字延时线调整延迟时间，所以其效果是容易调整相位同步装置的延迟时间。
根据本发明，由于其构成是，使用由电流随反向栅极电压变化而变化的晶体管构成的数字延时线调整延迟时间，所以其效果是容易调整相位同步装置的延迟时间。
根据本发明，由于其构成是，在相位延迟的倍增时钟内，一旦检测特定的倍增时钟，则以其时间为基准，使倍增时钟分频，所以其效果是分频时钟和输入时钟的相位差只要不超出倍增时钟的一个周期就行，结果不引起延迟元件的增加，可产生倍增数小的PLL输出。
根据本发明，由于其构成是，在相位延迟的倍增时钟内，当检出特定倍增时钟，则以其检测时间为基准，使倍增时钟分频，同时在使相位延迟的倍增时钟上附加分频处理延迟，所以其效果是不引起延迟元件等的增加，可产生倍增数小的PLL输出，同时可把倍增时钟作为PLL输出而输出。
根据本发明，由于其构成是，根据倍增数转换信号转换倍增数，所以可根据需要变更PLL输出的倍增数。
权利要求
1．一种时钟发生电路，其特征是，备有倍增部，使输入时钟频率倍增，发生倍增时钟；相位同步部，检测所述输入时钟和分频时钟之间的相位差，只是以对应于所述相位差的分量使由所述倍增部发生的倍增时钟的相位延迟，发生相位与所述输入时钟相位一致的相位同步时钟；分频部，在所述相位同步时钟内，在每个固定周期检测特定的脉冲，以其脉冲为基准使所述相位同步时钟分频，发生所述分频时钟。
2．根据权利要求1的时钟发生电路，其特征是，所述分频部在每个所述输入脉冲的固定周期中检测所述特定的脉冲，该特定脉冲的所述输入脉冲是紧靠着后沿前的所述相位同步脉冲。
3．根据权利要求1的时钟发生电路，其特征是，所述分频部设有分频电路，使所述相位同步时钟分频；延迟附加部，在该相位同步时钟上附加所述分频电路的延迟。
4．根据权利要求1的时钟发生电路，其特征是，所述分频部具有选择部，选择由所述分频电路发生的分频时钟或由延迟附加部附加延迟的相位同步时钟的任一个作为所述分频部的输出。
5．根据权利要求1的时钟发生电路，其特征是，所述倍增部根据倍增数转换信号切换所述倍增时钟的倍增数。
6．根据权利要求5的时钟发生电路，其特征是，所述倍增部备有环形振荡器，发生所述倍增时钟；计数器，对所述倍增时钟的脉冲数作计数；结束电路，当其脉冲数与倍增数一致时，则结束所述环形振荡器的倍增时钟发生处理。
7．根据权利要求6的时钟发生电路，其特征是，设n、m为大于1的自然数，所述倍增部发生n个倍增时钟，所述分频部使n个倍增时钟作m分频。
8．根据权利要求7的时钟发生电路，其特征是，所述环形振荡器使用由电流随栅极电压变化而变化的晶体管组成的数字延时线调整延迟时间。
9．根据权利要求7的时钟发生电路，其特征是，所述环形振荡器使用由电流随反向栅极电压变化而变化的晶体管组成的数字延时线调整延迟时间。
10．根据权利要求1至9中任一项的时钟发生电路，其特征是，相位同步部使用由电流随栅极电压变化而变化的晶体管组成的数字延时线调整延迟时间。
11．根据权利要求1至9中任一项的时钟发生电路，其特征是，相位同步部使用由电流随反向栅极电压变化而变化的晶体管组成的数字延时线调整延迟时间。
12．一种时钟发生方法，具有以下步骤a.使输入时钟频率倍增，发生倍增时钟；b.检测所述时钟和分频时钟之间的相位差，只是以对应所述相位差的分量使所述倍增时钟的相位延迟，发生相位与所述输入时钟相位一致的相位同步时钟；c.在所述相位同步时钟内，在每个固定周期检测特定的脉冲，以其脉冲为基准使所述相位同步时钟分频，发生所述分频时钟。
13．根据权利要求12的方法，其特征是，所述步骤c在每个所述输入脉冲的固定周期检测所述特定脉冲，该特定脉冲是紧靠着所述输入脉冲后沿前面的所述相位同步脉冲。
14．根据权利要求12或13的方法，其特征是，所述步骤a根据倍增数转换信号切换所述倍增时钟的倍增数。
全文摘要
时钟发生电路，备有倍增部(11)，相位同步部(12)，分频部(13)。时钟发生方法，具有以下步骤a.使输入时钟频率倍增，发生倍增时钟；b.检测所述时钟和分频时钟之间的相位差，只是以对应所述相位差的分量使所述倍增时钟的相位延迟，发生相位与所述输入时钟相位一致的相位同步时钟；c.在所述相位同步时钟内，在每个固定周期检测特定的脉冲，以其脉冲为基准使所述相位同步时钟分频，发生所述分频时钟。不增加延迟元件等，能产生倍增数小的PLL输出，降低时钟输出频率。
文档编号H03L7/181GK1237831SQ9812282
公开日1999年12月8日 申请日期1998年10月29日 优先权日1998年5月12日
发明者清水一祯, 石见幸一, 泽井克典 申请人:三菱电机株式会社