专利名称：锁相环电路的制作方法
技术领域：
本发明涉及一种锁相环(PLL)电路，尤其是一种包括通常称为辅助环路的频率差记忆部分的锁相环电路。
锁相环电路产生表示输入频率的相位和从VCO(压控振荡器)输出的频率的相位之间差别的一误差信号。PLL电路通过反馈控制来控制VCO的振荡频率，致使上述的误差信号降至基本上为0。而为称作PI(比例和积分)控制和PDI(比例、微分和积分)控制已照例被使用以改善反馈控制特性，PI控制通常被应用于PLL电路。具有PI控制方案的PLL电路根据与误差信号成比例的电压和与误差信号的时间积分成比例的电压之和控制VCO的振荡频率。
当PLL电路设置在通信设备中时，尤其是在被称作SDH的同步多路复用装置中时，需要降低同步引入时间。此外，用于同步的时钟源，即，输入信号频率的相位丢失时，对应于输入信号频率和VCO自运行频率之间的差别必须被记忆作为积分的输出电压，以便尽管缺少时钟信号信号源，也保持VCO的输出频率精确(称为保持展缓)。
然而，常规的PLL电路不能够同时实现缩短同步引入时间和稳定的保持展缓。
与本发明相关的技术被公开在日本专利特开平2-280414、6-252746、7-193497和8-84071，以及日本专利2527010中。
本发明的目的是提供一种PLL电路，其能够进一步稳定保持展缓，同时保持同步引入时间短。
根据本发明，在用于产生表示输入频率信号的相位和从VCO的输出频率的相位之间差别的一误差信号的锁相环电路中，将与误差信号成比例的一电压和与误差信号的时间积分成比例的一电压相加，从而输出一总和电压，并且通过反馈控制用该总和电压控制VCO的振荡频率，该与误差信号的时间积分成比例的电压是第一积分电路的输出电压和第二积分电路的输出电压之和。包括第一积分电路的反馈环路设为具有大到足以缩短同步引入时间的一环路增益。包括第二积分电路的反馈环路设为具有小到足以保持展缓一积分电压的环路增益，该积分电压对应于在相对较长的一时间周期内出现的输入频率信号和VCO的自运行频率之间差别的平均值。
此外，根据本发明，这种类型的PLL电路还描述了用于检测与输入频率信号的相位和VCO的输出频率的相位之间差别成比例的一电压的第一加法器，用于将第一加法器的输出与系数K1相乘的第一乘法器，用于将第一乘法器的输出与系数K2相乘的第二乘法器，用于相加第二乘法器的输出的第二加法器，用于根据流过的时间积分第二加法器的输出电压的第一积分器，用于将第一积分器的输出与系数K3相乘的第三乘法器，用于使第二加法器减去第三乘法器的输出电压的负反馈环路，用于积分第三乘法器的输出电压的第二积分器，以及用于相加第一乘法器的输出电压、第一积分器的输出电压和第二积分器的输出电压的第三加法器。一控制器根据第三加法器的输出电压控制VCO的频率。
通过下面结合附图的描述将使本发明的上述目的、其他目、特征以及积极效果能够更清楚地体现。
图1是常规PLL电路的示意方框图；图2是本发明实施例的PLL电路的示意方框图。
在图中相同的标号表示相同的构成元件。
为更好的理解本发明，将对图1所示的常规PLL电路作一简略描述。如图所示，PLL电路包括第一加法器或相位差检测器11。第一加法器11将输入频率的相位与输出频率的相位之间的相位差转换成一误差信号电压。第一乘法器(K1)21用一系数K1乘误差信号电压，从而产生与误差信号成比例的一电压。从乘法器21输出的该电压被输入到第三加法器13。
第二乘法器(K2)22用一系数K2乘第一乘法器21的输出。第一积分器31根据流过的时间积分第二加法器22的输出，从而产生与误差信号的时间积分成比例的一电压。第三加法器13将乘法器21的输出电压与第一积分器的输出电压相加。VCO4具有由第三加法器13产生的输出控制的振荡频率。结果，VCO4以频率的时间积分形式输出该输出频率的相位2。
对于反馈控制，上述的PLL电路经常仅使用与误差信号成比例的电压控制振荡频率。在此情况下，包括第二乘法器22和第一积分器31的电路部分被作为辅助环路。第一积分器31的输出电压记忆对应于VCO自身工作频率和输入信号的频率之间的差别的一控制电压。因此，当输入相位1可能消失时，辅助环路是必要的。
当PLL电路是设在传送设备中时，尤其是在称为SDH的同步多路复用装置中时，必须减少同步引入时间。此外，当用于同步的时钟源，即，输入信号频率的相位丢失时，对应于输入信号频率和VCO4自运行频率之间的差别的一电压必须被记忆作为积分器31的输出电压，以便保持展缓VCO4的输出频率精确而不管时钟信号信号源的不存在。
同步引入时间是由环路增益的倒数表示的。在图1中，设定由第一乘法器21、第二乘法器22、第一积分器31和VCO4组成的环路具有环路增益K1×K2×A。那么，90％同步引入所需的时间T1表示为T1=2.3/{K1×K2×A} 式(1)在上述的时间T1过去后，第一加法器11的输出变到基本为0。
为缩短同步引入时间T1，即，使第一积分器31的输出迅速达到最终积分值，系数K2和环路增益能够增加。然而，这就使最终的积分敏感于输入信号的瞬时的变化，并从而妨碍了稳定的保持展缓。
为解决上述的问题，需要延长积分器31的输出达到最终积分值的时间。也就是，积分器31的最终积分值是必须由在一相对长的时间内出现的输入信号频率的平均值确定。然而，这就不必要地增加了同步引入时间。
参照图2，将描述本发明实施例的一PLL电路。如图所示，除了图1所示的常规PLL电路的组成元件之外，PLL电路还包括一第三乘法器(K3)23、一第二积分器32和一第二加法器12。第三乘法器23用系数K3乘第一积分器31的输出。第二积分器32积分第三乘法器23的输出。第二加法器12从第二乘法器22的输出中减去第三乘法器23的输出。
第一积分器31积分第二加法器12的输出。第三加法器13将第一乘法器21的输出(与误差信号成比例的电压)，第一积分器31的输出(第一电压)和第二积分器32的输出(第二电压)相加并根据产生的总和控制VCO4的频率。
就第一积分器31的输出而言，通过第三乘法器23的输出的时间积分，所示的实施例是小于图1所示的常规电路。然而，在所示的实施例中，第二积分器32将与第三乘法器23的输出的时间积分一致的一时间积分馈送到第三加法器13。因此，图2所示的加法器13的输出是与图1所示的加法器13的输出相同的。那么所示的实施例具有与图1的常规电路相同的环路增益，并且具有用公式(1)表示相同的环路增益。
在所示的实施例中，第一积分器31的输出通过第三乘法器23负反馈并因此而逐步降低，使得第二积分器32的输出响应地增加。当从第一加法器11输出的误差信号的值降低时，第二加法器12的输出极性被反相。所以，第一积分器31的输出逐渐地降低至0，致使保持展缓所需的电压仅由第二积分器32的输出提供。
包括第二积分器32的反馈环路具有环路增益K1×K2×K3×A。设定为存储对应于输入信号频率和VCO4自运行频率之间的差别的电压第二积分器32所需时间T2。那么T2被表示为T2=2.3/{K1×K2×K3×A} 式(2)如公式(2)所表示的，通过减少常数K3，是能够实现所需的时间周期T2，从而避免输入信号频率瞬间变化的影响。
总之，本发明提供了一种能够实现短的同步引入时间和稳定的保持展缓的PLL电路。对于缩短的同步引入时间，PLL电路提供了具有包括足够大的环路增益的第一积分器的反馈环路。为稳定保持展缓，PLL电路提供了包括具有足够小的环路增益的第二积分器的反馈环路，其中的环路增益小到足以避免输入信号的瞬间变化的影响。
在了解了本发明所公布的内容之后，对于本领域的熟练者来说部能够作出在本发明范围内的各种修改的。例如，在所示的实施例中，第二积分器32积分第三乘法器23的输出，该输出是对第一积分器31的负反馈量。换句话说，可以提供一第四乘法器用于将第二乘法器22的输出乘以系数K4，在此情况下，第二积分器32将积分第四乘法器的输出。如果系数K4较小时，这样一种变换结构还实现了上述的优点。
当然，图2所示的PLL电路可以部分地或整体地用一数字操作电路实现。
权利要求
1.一种锁相环电路，其用于产生表示输入频率信号的相位和从压控振荡器(VCO)输出频率的相位之间差别的一误差信号，将与误差信号成比例的一电压和与误差信号的时间积分成比例的一电压相加从而输出一总和电压，并且通过反馈控制用该总和电压控制VCO的振荡频率，该与误差信号的时间积分成比例的电压是第一积分器的输出电压和第二积分器的输出电压之和，设置包括第一积分电路的反馈环路且其具有大到足以缩短同步引入时间的一环路增益，设有包括第二积分电路的反馈环路并且其具有小到足以保持展缓一积分电压的环路增益，该积分电压对应于在相对较长的一时间周期内出现的输入频率信号和VCO的自运行频率之间差别的平均值。
2.根据权利要求1所述的锁相环电路，其特征在于所述第一积分器积分第二乘法器的输出电压和第三乘法器输出的反馈电压之间的差别，其中第二乘法器用于将与误差信号成比例的电压乘以系数K2，第三乘法器用于将所述第一积分电路的输出电压乘以系数K3。
3.根据权利要求2所述的锁相环电路，其特征在于所述第二积分器积分所述第三乘法器输出的反馈电压。
4.一种锁相环电路，其用于产生表示输入频率信号的相位和从压控振荡器(VCO)输出频率的相位之间差别的一误差信号，将与误差信号成比例的一电压和与误差信号的时间积分成比例的一电压相加从而输出一总和电压，并且通过反馈控制用该总和电压控制VCO的振荡频率，其特征在于所述锁相环电路包括第一加法器，其用于检测与输入频率信号的相位和VCO的输出频率的相位之间差别成比例的一电压；将所述第一加法器的输出与系数K1相乘的第一乘法器；将所述第一乘法器的输出与系数K2相乘的第二乘法器；相加所述第二乘法器的输出的第二加法器；根据流过的时间积分所述第二加法器的输出电压的第一积分器；将所述第一积分器的输出与系数K3相乘的第三乘法器；使所述第二加法器减去所述第三乘法器的输出电压的负反馈环路；积分所述第三乘法器的输出电压的第二积分器；将所述第一乘法器的输出电压、所述第一积分器的输出和所述第二积分器的输出电压相加的第三加法器；以及根据所述第三加法器的输出电压控制VCO的振荡频率的控制装置。
5.根据权利要求4所述的锁相环电路，其特征在于至少所述的锁相环的一部分是由数字操作电路实现的。
全文摘要
本发明的锁相环(PLL)电路包括第一积分器和第二积分器。为了降低同步引入时间，设置具有足够大的环路增益的包括第一积分器的反馈环路。为稳定的保持展缓，设置包括第二积分电路的反馈环，其具有小到足以避免输入信号频率瞬间变化的影响的环路增益。
文档编号H03L7/113GK1238601SQ9910595
公开日1999年12月15日 申请日期1999年4月23日 优先权日1998年4月24日
发明者后藤昌孝, 佐藤康弘 申请人:日本电气株式会社