切换的电路，尤其是SAR ADC的共模参考电压产生电路，也可以是其他驱动的负载随时序切换的电路，包含有本发明上述的电压缓冲电路，能够实现在大负载下提供大驱动能力，在小负载下减小静态功耗，并在此基础上能够提高电路的速度和参考电压的稳定性。
【附图说明】
[0025]图1显示为本发明现有技术中的共模参考电压产生电路的示意图。
[0026]图2显示为本发明现有技术中的具有运算放大器的共模参考电压产生电路的示意图。
[0027]图3显示为本发明第一实施例的电压缓冲电路的结构示意框图。
[0028]图4显示为本发明第一实施例的电压缓冲电路的示例性电路图。
[0029]图5显示为本发明第二失恋了的驱动负载随时序切换的电路的示意图。
[0030]元件标号说明
[0031]VREF参考输入电压
[0032]VCM共模参考电压
[0033]Rdl第一分压电阻
[0034]Rd2第二分压电阻
[0035]KCl第一负载开关
[0036]KC2第二负载开关
[0037]CSl第一采样电容
[0038]CS2第二采样电容
[0039]BUFFER运算放大器
[0040]10差分输入级
[0041]20输出级
[0042]21第一路小电流支路
[0043]22第二路小电流支路
[0044]30偏置模块
[0045]31第一偏置电路
[0046]32第二偏置电路
[0047]VIN差分输入级的负向输入端
[0048]VIP差分输入级的正向输入端
[0049]Vout输出级的输出端(输出电压)
[0050]GND接地端
[0051 ]MNl?MN9第一 NMOS管?第九NMOS管
[0052]MPl?MP9第一 PMOS管?第九PMOS管
[0053]Kl?K4第一开关?第四开关
[0054]VBl差分输入级偏置电压
[0055]VB 2第一偏置电路偏置电压
[0056]Vbiasl第一偏置电压
[0057]Vbias2第二偏置电压
[0058]Rl第一电阻
[0059]R2第二电阻
[0060]Il第一电流源
[0061]12第二电流源
[0062]McMOS 电容
【具体实施方式】
[0063]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0064]请参阅图3和图4，本发明第一实施例涉及一种电压缓冲电路，用于驱动负载。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0065]如图3所示，本实施例的电压缓冲电路至少包括:差分输入级10，输出级20和偏置模块30。
[0066]对于差分输入级10，其具有正向输入端和负向输入端。差分输入级10的正向输入端连接一参考电压，差分输入级10的负向输入端连接输出级20的输出端。差分输入级10用于对参考电压和输出级20的输出电压进行比较。
[0067]对于输出级20，其包括并联连接的至少两路小电流支路和至少一路大电流支路。所示输出级20用于在参考电压和输出级20的输出电压比较后输出驱动电流，并在电压缓冲电路驱动的负载大小需要切换时，提供相适配的驱动能力。其中，在电压缓冲电路切换到驱动大负载时，输出级20输出大驱动电流，即输出级20为大负载提供大的驱动能力；在电压缓冲电路切换到驱动小负载时，输出级20中的大电流支路断开连接，输出级20输出小驱动电流，即输出级20为小负载提供小的驱动能力。
[0068]对于偏置模块30，其连接输出级20，用于在输出级20中的大电流支路断开连接时，将大电流支路偏置到关断的临界点，以降低电压缓冲电路的静态电流。
[0069]需要说明的是，差分输入级10，输出级20和偏置模块30中的电源端均接入同样的电源电压。
[0070]如图4所示为本实施例的示例性电路图，差分输入级10，输出级20和偏置模块30中所包括的具体元器件如下。需要指出的是，图4只是实际应用中的一种示例性电路，其他所有能够实现上述差分输入级10，输出级20和偏置模块30的作用的电路及其所包含的元器件，均在本发明的保护范围之内。
[0071]请参阅图4，差分输入级10至少包括:第一 NMOS管丽1、第二 NMOS管丽2、第一PMOS管MP1、第二 PMOS管MP2以及第五NMOS管MN5。其中，第五NMOS管MN5的源极接地，第五NMOS管丽5的栅极接入一差分输入级10偏置电压VBl，第五NMOS管丽5的漏极与第一 NMOS管丽I的源极和第二 NMOS管丽2的源极相连；第一 NMOS管丽I的漏极与第一 PMOS管MPl的栅极和漏极相连；第二 NMOS管丽2的漏极与第二 PMOS管MP2的栅极和漏极相连；第三PMOS管MP3的源极和第二 PMOS管MP2的源极与电源相连；第一 NMOS管MNl的栅极为差分输入级10的负向输入端VIN，第二 NMOS管MN2的栅极为差分输入级10的正向输入端VIP0
[0072]请继续参阅图4，在输出级20中，优选地，包括并联连接的两路小电流支路和一路大电流支路，两路小电流支路分别为第一路小电流支路21和第二路小电流支路22。
[0073]第一路小电流支路21至少包括:第三PMOS管MP3和第三NMOS管丽3。第二路小电流支路22至少包括:第四PMOS管MP4和第四NMOS管MN4。大电流支路至少包括:第五PMOS管MP5、第六NMOS管MN6、第一开关K1、第二开关K2、第三开关K3和第四开关K4。
[0074]其中，第三PMOS管MP3的源极与电源相连，第三PMOS管MP3的栅极和第一 PMOS管MPl的栅极相连，第三PMOS管MP3的漏极与第三NMOS管丽3的漏极和栅极相连，第三NMOS管MN3的源极接地；第四PMOS管MP4的源极与电源相连，第四PMOS管MP4的栅极与第二 PMOS管MP2的栅极相连，第四PMOS管MP4的漏极与第四NMOS管MN4的漏极相连；第四NMOS管MN4的栅极与第三NMOS管MN3的栅极相连，第四NMOS管MN4的源极接地；第一开关Kl的正端与第四PMOS管MP4的栅极相连，第一开关Kl的负端与第五PMOS管MP5的栅极和第三开关K3的正端相连；第二开关K2的正端与第四NMOS管MN4的栅极相连，第二开关K2的负端与第六NMOS管MN6的栅极和第四开关K4的正端相连；第五PMOS管MP5的源极与电源相连，第五PMOS管MP5的漏极与第四PMOS管MP4的漏极和第六NMOS管MN6的漏极相连，第六NMOS管MN6的源极接地。
[0075]请继续参阅图4，偏置模块30至少包括:用于产生第一偏置电压Vbiasl的第一偏置电路31。第一偏置电路31至少包括:第六PMOS管MP6、第七PMOS管MP7、第一电阻Rl和第七NMOS管丽7，其中，第一偏置电压Vbiasl小于等于电源电压VDD与第六PMOS管MP6的阈值电压Vthp之差，也即第一偏置电压Vbiasl的值比电源电压VDD的值低Vthp。其中，第六PMOS管MP6的源极与电源相连，第六PMOS管MP6的栅极与第七PMOS管MP7的漏极和第一电阻Rl的正极相连，第六PMOS管MP6的漏极与第七PMOS管MP7的源极和第三开关K3的负端相连；第七PMOS管MP7的栅极与第一电阻Rl的负极和第七NMOS管丽7的漏极相连；第七NMOS管丽7的栅极接入一第一偏置电路31偏置电压VB2，第七NMOS管丽7的源极接地；第一偏置电压Vbiasl为第六PMOS管MP6的漏极处的电压。
[0076]请继续参阅图4，偏置模块30还包括:用于产生第二偏置电压Vbias2的第二偏置电路32。第二偏置电路32至少包括:第八PMOS管MP8、第九PMOS管MP9、第二电阻R2、第八NMOS管MN8和第九NMOS管MN9，其中，第二偏置电压Vbias2大于等于接地端GND和第九NMOS管MN9的阈值电压Vthn之和，也即第