随机拆分编码方法、随机拆分单元及动态元件匹配编码器的制造方法
【技术领域】
[0001] 本发明设及数模转换电路技术领域，尤其设及一种随机拆分编码方法、随机拆分 单元及动态元件匹配编码器。
【背景技术】
[0002] 随着信号处理技术和通信技术的不断发展，数字信号和模拟信号之间的接口技术 成为制约数模混合系统发展的瓶颈。为了满足高速高精度的数据转换要求，数模转换器 值igitaltoAnalogConverter,DAC)和模数转换器需要达到尽可能高的速度和精度。在 现代高速数模转换器中，电流型数模转换器由于具有可W直接驱动阻性负载，且工作速度 快的优点，成为广大工程师的首选。
[0003] 常见的电流型数模转换器结构主要包括W下几个部分；输入数字信号译码和缓冲 模块、电流源开关阵列。其中，译码缓冲模块用于将输入的二进制数字信号进行编码和再处 理，得到的输出作为电流源开关阵列中开关的控制信号；电流源开关阵列中包括多个电流 源开关单元，每个电流源开关单元包括电流源和开关，开关在控制信号的作用下将电流源 输出的电流送往数模转换器的正输出端或负输出端。数模转换器的正输出端和负输出端中 的任一个输出都可W作为数模转换器的输出，也可W使用该两个输出端的差值作为数模转 换器的输出。在电流型数模转换器工作过程中，由于信号不完全同步、控制信号直接禪合等 非理想因素的存在，当输入的数字码变化时，其模拟输出信号在幅度变化过程中存在与输 入数字信号相关的毛刺。该些毛刺中包含与输入相关的大量高次谐波分量，带来严重的非 线性失真，该成为限制数模转换器性能的瓶颈因素之一。
[0004] 一个DAC的编码器应当满足如下条件；输入为n位二进制数B，0《B《2"-1，输出 为2"-1个1-bit数〇1，〇2，…，其中有且仅有B个数为1，其余为零。如果该2"-1个 输出中，为1的B个数每次均随机选定，那么该个编码器就是一个理想n位DEM编码器。当 DAC的精度较高，即n较大时，理想DEM编码器的实现复杂度随着精度呈指数增长，并由此带 来了严重的功耗、面积和设计复杂度的问题。
[0005] 为此，Galton等人提出了分段DEM的方法，可W-定程度减少DEM编码器的复杂 度，但是其数学推导和具体实现仍然比较复杂。Wei-TeLin等人提出了基于"随机位数的 循环位移"的动态元件匹配方法，通过控制信号平移随机位数实现编码器的随机化，该种方 式实现相对简单，但不是完全的随机编码，因此性能会受到影响。
【发明内容】
[0006] 本发明旨在至少在一定程度上解决相关技术中的技术问题之一。为此，本发明的 第一方面的目的在于提出一种随机化程度高的随机拆分编码方法。
[0007] 本发明第二方面目的在于提出一种随机拆分单元。
[000引本发明第S方面目的在于提出一种动态元件匹配编码器。
[0009] 为了实现上述目的，本发明第一方面是实施例的随机拆分编码方法，包括W下步 骤：输入一个n+1位的二进制数B和一个n位的随机二进制数R，其中，B=BwB。.. .BsBi且0《B《2。，R=RnRn_i.. .R2R1，n为自然数；根据所述二进审Ij数B和所述随机二进制数 R，将所述二进制数B拆分成两个二进制数P和Q，其中，P=PJVi.. .Pi，0《P《2。-1，Q= QA-1.. .Qi，0《Q《2。-1，且P+Q=B。
[0010] 根据本发明实施例的随机拆分编码方法，基于随机拆分的原理将二进制数B拆分 成两个较小的二进制数，在保持较高编码随机化程度的情况下，明显降低了编码的复杂度。
[0011] 在一些示例中，所述二进制数P和Q满足如下逻辑关系：
【主权项】
1. 一种随机拆分编码方法，其特征在于，包括以下步骤： 输入一个n+1位的二进制数B和一个n位的随机二进制数R，其中，B=Bn+1Bn. . .B2B1, 且O彡B彡2n，R=RnRlri. ??R2R1,n为自然数；以及 根据所述二进制数B和所述随机二进制数R，将所述二进制数B拆分成两个n位二进制 数P和Q，其中，P=PJV1. ? ?P1,0 彡P彡 21"1，Q=QnQlri. ? ?Q1,0 彡Q彡 21"1，且P+Q=B。
2. 如权利要求1所述的方法，其特征在于，所述二进制数P和Q满足如下逻辑关系：
其中，n为自然数，j= 1，2, ...，n-l。
3. 如权利要求1所述的方法，其特征在于，所述随机二进制数R由伪随机信号生成器生 成。
4. 如权利要求3所述的方法，其特征在于，所述伪随机信号生成器为线性反馈移位寄 存器。
5. -种随机拆分单元，其特征在于，包括： 输入模块，用于输入一个n+1位的二进制数B和一个n位的随机二进制数R，其中，B=Bn+1Bn. ? ?B2B1且O彡B彡 2n，R=RnRlri. ? ?R2R1,n为自然数；以及 拆分模块，用于根据所述二进制数B和所述随机二进制数R，将所述二进制数B拆分成 两个n位二进制数P和Q，其中，P=PJV1...P1,0 彡P彡 211'Q=QnQlri...Q1,0 彡Q彡 211' 且P+Q=B。
6. 如权利要求5所述的随机拆分单元，其特征在于，所述二进制数P和Q满足如下逻辑 关系：
其中，n为自然数，j= 1，2, ...，n-l。
7. -种动态元件匹配编码器，其特征在于，包括： n级随机拆分单元，n+1位的二进制数经过所述n级随机拆分单元拆分得到2"个1位 二进制数，其中，第k级有2-1个所述随机拆分单元，第k级的每个所述随机拆分单元将一 个输入的n-k+2位的二进制数拆分成两个n-k+1位的二进制数，其中，n为自然数，k= 1， 2，…，n〇
8. 如权利要求7所述的动态元件匹配编码器，其特征在于，所述随机拆分单元包括： 输入模块，用于输入一个n+1位的二进制数B和一个n位的随机二进制数R，其中，B= Bn+1Bn. ? ?B2B1且O彡B彡 2n，R=RnRlri. ? ?R2R1,n为自然数；以及 拆分模块，用于根据所述二进制数B和所述随机二进制数R，将所述二进制数B拆分成 两个n位二进制数P和Q，其中，P=PJV1...P1,0 彡P彡 211'Q=QnQlri...Q1,0 彡Q彡 211' 且P+Q=B。
9. 如权利要求8所述的动态元件匹配编码器，其特征在于，所述二进制数P和Q满足如 下逻辑关系：
其中，n为自然数，j= 1，2, ...，n-l。
10. 如权利要求7所述的动态元件匹配编码器，其特征在于，所述动态元件匹配编码器 采用分段的形式，将一个n位动态元件匹配编码器替换为一个r位动态元件匹配编码器和 一个s位动态元件匹配编码器，且满足n=r+s; 对于所述n位动态元件匹配编码器的输入n+1位二进制数B，取所述二进制数B高位的r+l位作为所述r位动态元件匹配编码器的输入，取所述二进制数B低位的s位并在所述s 位前面补0,得到的s+1位作为所述s位动态元件匹配的输入。
【专利摘要】本发明提出一种随机拆分编码方法，包括以下步骤：输入一个n+1位的二进制数B和一个n位的随机二进制数R，其中，0≤B≤2n，R＝RnRn-1...R2R1，n为自然数；根据二进制数B和随机二进制数R，将二进制数B拆分成两个n位二进制数P和Q，其中，P＝PnPn-1...P1，0≤P≤2n-1，Q＝QnQn-1...Q1，0≤Q≤2n-1，且P+Q＝B。本发明的随机拆分编码方法，随机性程度高，结构简单且易于实现。本发明还提出一种随机拆分单元及动态元件匹配编码器。
【IPC分类】H03M1-66
【公开号】CN104716963
【申请号】CN201510132158
【发明人】李学清, 刘嘉男, 杨华中, 汪蕙, 魏琦, 乔飞, 徐震
【申请人】清华大学
【公开日】2015年6月17日
【申请日】2015年3月24日