电子部件及其制造方法
【技术领域】
[0001 ] 本发明涉及从多电子部件基板分离出的电子部件以及对多电子部件基板进行分离而得到一个个电子部件的电子部件的制造方法。
【背景技术】
[0002]在多电子部件基板上，以电子部件为单位分别形成电极层后，在电极层上形成例如镀敷层。这是为了在分离成一个个电子部件后，使得在安装这些电子部件时使用的导电材料(焊料等)的润湿性良好。
[0003]另外，作为在电极层上形成镀敷层的方法，有例如日本特开平10-265995号公报所记载的方法。在该方法中，在电路基板(例如电子部件的电极)间形成连接布线，并使所有电路基板(例如所有电子部件的电极)电连接，然后进行镀敷处理。
[0004]因此，在以电子部件为单位进行特性检查的情况下，要对多电子部件基板进行分离，形成多个电子部件，然后进行特性检查。
【发明内容】
[0005]作为在例如电子部件的电极间形成连接布线，并使所有电子部件的电极电连接的方法，可以考虑例如图15所示的方法。首先，假定以电子部件100为单位，将4个电极102形成为以矩阵状排列的情况。在该情况下，可以考虑以电子部件100为单位，形成用于与四角邻接的电子部件100的电极102导通的例如圆形盘图形104(导通图形)。在例如多电子部件基板106上预先形成有分离用槽108的情况下，在这些分离用槽108的交叉部形成盘图形104。分离用槽108是用于以电子部件100为单位进行分离的槽。
[0006]之后，进行电解电镀时，镀敷层形成于各电极层的整个面，并且与电极层相连的盘图形104的整个面也形成镀敷层。即、本来不需要的部分也形成了大量的镀敷层，镀敷的消耗量增加。这将导致成本增加。
[0007]此外，在电极102的整个面形成镀敷层时，在之后的安装工序中有可能产生以下这样的问题。在例如镀敷层上形成导电材料(例如焊料层)来安装于布线基板等的情况下，有可能因安装上的压力而使得导电材料横向溢出，导电材料彼此接触、短路。特别是在电极102间的间隙狭小、集成度高的电子部件100的情况下，所述问题将变得更显著。因此，电子部件100的小型化、高集成化存在上限。当然，可以考虑在之后的工序中增加使导电材料彼此接触的部分分离的工序，但是成本会进一步增加。
[0008]另外，在以电子部件100为单位进行特性检查的情况下，在使多电子部件基板106分离而分离成多个电子部件100后，搬送到检查工序来进行特性检查。但是，以分离出的电子部件100为单位进行特性检查很繁琐。因而，要暂时将多个电子部件100分别集中并设置于例如具有隔板的夹具上，使得电子部件100彼此不导通，然后逐个进行特性检查。
[0009]因此，对于所述方法而言，将多个电子部件100搬送到检查工序要花费工夫，而且将多个电子部件100设置于夹具上也要花费工夫，存在导致工时增加、成本增加的问题。
[0010]作为其它方法，可以考虑不形成用于使电极102间导通的盘图形104，而利用无电解电镀在电极102上形成镀敷层。但是，在应用无电解电镀的情况下，镀敷硬度高，因此在之后的工序中会产生品质不合格。由于难以避免该问题，因此主流是选择电解电镀。
[0011]本发明就是考虑这样的问题而做出的，目的在于提供具有以下效果的电子部件。即、本发明所提供的电子部件能够防止导电材料彼此接触所导致的短路，并且，能够降低镀敷的消耗量，实现电子部件的小型化、高集成化、成本的降低化。
[0012]另外，本发明的另一目的在于提供具有以下效果的电子部件的制造方法。S卩、不仅能够在多电子部件基板的状态下进行以电子部件为单位的特性检查，而且能够防止导电材料彼此接触所导致的短路，并且能够降低镀敷的消耗量。能够制作可以实现小型化、高集成化、成本的降低化的电子部件。
[0013][I]第I发明涉及的电子部件的特征在于，包括:基板，电极层，该电极层形成在所述基板上，以及镀敷层，该镀敷层形成于所述电极层的上表面，具有比所述电极层的上表面面积小的上表面面积；所述电极层的上表面中包含该电极层的外周的至少一部分的部分从所述镀敷层露出。
[0014][2]在第I发明中，还可以是，从所述镀敷层露出的所述部分包含所述电极层的整个外周。
[0015][3]在第I发明中，还可以是，所述电极层的上表面形状为多边形，从所述镀敷层露出的所述部分包含所述电极层的外周中的至少一个边。
[0016][4]在第I发明中，还可以是，所述电极层的上表面形状为多边形，从所述镀敷层露出的所述部分包含所述电极层的外周中的一个边的一部分。
[0017][5]在第I发明中，优选安装电子部件时使用的导电材料对所述镀敷层的润湿性比对所述电极层的润湿性高。
[0018][6]第2发明涉及的电子部件的制造方法的特征在于，包括:电极层形成工序，在母基板上以电子部件为单位分别形成电极层；掩膜形成工序，在所述电极层间形成具有使所述电极层间电连接的导通部的掩膜；镀敷工序，在通过所述掩膜电连接的所述电极层上形成镀敷层；掩膜除去工序，去除所述掩膜；在所述母基板的状态下进行特性检查的工序；以及分离工序，对所述母基板进行分离而形成多个电子部件。
[0019][7]在第2发明中，还可以是，在所述掩膜形成工序中，将所述掩膜形成为重叠于所述电极层的一部分。
[0020][8]在第2发明中，还可以是，在所述掩膜形成工序形成的所述掩膜包括:作为所述导通部的导电层、以及覆盖所述导电层的掩膜层，所述掩膜形成工序包括:在所述电极层间形成所述导电层的工序、以及形成覆盖所述导电层的所述掩膜层的工序。
[0021][9]在第2发明中，还可以是，在所述掩膜形成工序中形成的所述掩膜包括:掩膜层、以及在该掩膜层上形成的作为所述导通部的导电层，所述掩膜形成工序包括:在所述电极层间形成所述掩膜层的工序、以及以使所述电极层间电连接的方式在所述掩膜层上形成所述导电层的工序；在所述掩膜除去工序中，将所述掩膜与在所述导电层上形成的所述镀敷层一起去除。
[0022][10]在第2发明中，还可以是，在所述掩膜形成工序中形成的所述掩膜包括:掩膜层、在该掩膜层上形成的作为所述导通部的导电层、以及覆盖该导电层的绝缘层，所述掩膜形成工序包括:在所述电极层间形成所述掩膜层的工序、以使所述电极层间电连接的方式在所述掩膜层上形成所述导电层的工序、以及形成覆盖所述导电层的所述绝缘层的工序。
[0023][11]在第2发明中，还可以是，在所述母基板的一个或者两个主面预先形成用于在所述分尚工序中分尚成所述多个电子部件的多个槽。
[0024][12]在该情况下，可以是，所述多个槽包括:在所述母基板的一个方向排列的多个第I槽、以及在所述母基板的与所述一个方向不同的另一个方向排列的多个第2槽。
[0025][13]在第2发明中，还可以是，在所述母基板的另一个主面预先形成用于在所述分离工序中分离成所述多个电子部件的槽，在所述掩膜形成工序中，在所述母基板的一个主面上且与所述槽对应的部分形成所述掩膜。
[0026][14]在该情况下，还可以是，多个所述槽包括:在所述母基板的一个方向排列的多个第I槽、以及在所述母基板的与所述一个方向不同的另一个方向排列的多个第2槽，在所述掩膜形成工序中，在所述母基板的所述另一个主面上的与所述第I槽对应的部分或者与所述第2槽对应的部分形成所述掩膜。
[0027]根据本发明涉及的电子部件，能够防止导电材料彼此接触所导致的短路，并且能够降低镀敷的消耗量，实现电子部件的小型化、高集成化、成本的降低化。
[0028]另外，根据本发明涉及的电子部件的制造方法，不仅能够在多电子部件基板的状态下进行以电子部件为单位的特性检查，而且还能够防止导电材料彼此接触所导致的短路，并且能够降低镀敷的消耗量。能够制造可以实现小型化、高集成化、成本的降低化的电子部件。
【附图说明】
[0029]图1A是从上表面观察第I实施方式涉及的电子部件(第I电子部件)而表示的图。图1B是图1A的IB-1B线上的截面图。
[0030]图2是对将第I电子部件安装于布线基板的例子进行部分省略而表示的截面图。
[0031]图3A是从上表面观察第2实施方式涉及的电子部件(第2电子部件)而表示的图。图3B是图3A的IIIB-1IIB线上的截面图。
[0032]图4A是从上表面观察第3实施方式涉及的电子部件(第3电子部件)而表示的图。图4B是图4A的IVB-1VB线上的截面图。
[0033]图5A是从上表面观察第I实施方式涉及的电子部件的制造方法(第I制造方法)中在多电子部件基板上形成了电极的状态而表示的图。图5B是图5A的VB-VB线上的截面图。
[0034]图6A是从上表面观察在第I制造方法中沿着裂断线形成了第I导电层的状态而表示的图。图6B是图6A的VIB-VIB线上的截面图。
[0035]图7A是从上表面观察在第I制造方法中利用第I掩膜层覆盖第I导电层而形成第I掩膜的状态而表示的图。图7B是图7A的VIIB-VIIB线上的截面图。
[0036]图8A是从上表面观察在第I制造方法中在电极层上形成了镀敷层的状态而表示的图。图8B是图8A的VIIIB-VIIIB线上的截面图。
[0037]图9A是从上表面观察在第I制造方法中除去了第I掩膜的状态而表示的图。图9B是图9A的IXB-1XB线上的截面图。