开关的切换瞬间的校正的制作方法
【技术领域】
[0001] 实施例涉及集成电路装置（"1C")。更具体来说，实施例涉及用于IC的信号转换 器的开关的切换瞬间的校正。
【背景技术】
[0002] 在常规的数模转换器（"DAC"）中，此类DAC可以是单位的、二进制的或分段式的。 常规的分段式DAC可以被认为是在一个DAC中的两个DAC，其中最高有效位（"MSB"）（例 如）是温度计加权或编码位且最低有效位（"LSB"）是二进制加权的。这些类型的DAC中 的任一个的输出由于此类DAC的开关（例如晶体管等）当中的时序差异而可能具有一些误 差。
[0003] 因此，提供补偿以解决或减少DAC的时序误差以增强性能将是有用的。
【发明内容】
[0004] 一种设备大体上涉及信号转换器的校正。此类设备包含第一数模转换器（"DAC"） 和耦合到所述第一 DAC的输出端口的校正系统。所述校正系统包含第二DAC。所述校正系 统经配置以提供响应于在第一 DAC的输出中的杂散频谱性能参数的调整信号。所述杂散频 谱性能参数对与第一 DAC相关联的时序误差是灵敏的。所述校正系统经耦合以将调整信号 提供到第一 DAC以纠正第一 DAC的时序误差。
[0005] -种方法大体上涉及信号转换器的校正。此类方法包含从第一数模转换器提供输 出信号（"DAC")。提供响应于在第一 DAC的输出信号中的杂散频谱性能参数的调整信号。 所述杂散频谱性能参数对与第一 DAC相关联的时序误差是灵敏的。将所述调整信号提供到 第一 DAC以纠正第一 DAC的时序误差。使用调整信号校正第一 DAC。
【附图说明】
[0006] 附图示出示例性实施例。然而，附图不应被用来限制所示出的实施例，而是仅用于 说明和理解。
[0007] 图1为描绘列状的现场可编程门阵列（"FPGA"）架构的示例性实施例的简化方块 图。
[0008] 图2是描绘电流舵数模转换器（"CS-DAC"）的示例性常规驱动电流舵开关电路的 方块图/电路图。
[0009] 图3是描绘图2的驱动电流舵开关电路的示例性驱动开关模型的方块图/电路 图。
[0010] 图4是描绘示例性常规CS-DAC的方块图/电路图。
[0011] 图5是描绘示例性纠正系统的方块图。
[0012] 图6是描绘图5的CS-DAC的示例性驱动电流舵开关电路的方块图/电路图。
[0013] 图7是描绘图5的CS-DAC的另一示例性驱动电流舵开关电路的方块图/电路图。
[0014] 图8是描绘示例性差动电流舵单元的电路图。
[0015] 图9是描绘示例性测试台的电路图/方块图。
[0016] 图10是描绘示例性理想转换器频谱输出的信号图。
[0017] 图11是描绘示例性非理想转换器频谱输出的信号图。
[0018] 图12是描绘另一示例性纠正系统的方块图。
[0019] 图13是描绘又另一个示例性纠正系统的方块图。
[0020] 图14-1到14-4是描绘各种示例性信号或音调的对应的信号图。
[0021] 图15是描绘再另一示例性纠正系统的方块图。
[0022] 图16是描绘校正的流程图。
[0023] 图17-1到17-4是对应地描绘图5的纠正系统的示例性差动模拟输出、示例性差 分放大器输出、示例性混合器输出以及示例性低通滤波器输出的对应的信号图。
【具体实施方式】
[0024] 在以下描述中，阐述众多具体细节以提供对具体实施例的更透彻描述。然而，所属 领域的技术人员应明白，可以在没有以下给定的所有具体细节的情况下实践一个或多个实 施例。在其它情况下，尚未详细描述众所周知的特征，以免混淆一个或多个实施例。为便于 说明，在不同图式中使用相同的编号标签来指代相同的项；然而，所述项在替代实施例中可 能不同。
[0025] 在描述若干图式中的说明性地描绘的示例性实施例之前，提供大体介绍以用于进 一步理解。电流舵数模转换器（"DAC"）可以具有分段式（即，在一个DAC中的两个DACjP 温度计编码DAC和二进制加权DAC)、二进制加权或单位（即，仅温度计编码）架构。尽管以 下描述是大体上就包含一系列二进制晶体管的DAC而言，但采用分段式或单位架构的DAC 同样可以使用本文中所描述的技术得益于较好的性能。沿着一系列二进制晶体管的线，此 类晶体管常规地从一个晶体管到此类二进制系列中的下一晶体管大小加倍。然而，在此类 晶体管的一个或多个切换瞬间可能存在变化。这些变化可能降低此类DAC的线性。同样， 即使以下描述是大体上就二进制系列（即二进制编码DAC)而言，但应该从以下描述明白， 本文中所描述的技术可以用于温度计编码DAC和/或分段式DAC。
[0026] 如下文另外详细描述，对电流舵DAC中的时序误差的测量和纠正可以用于此类 DAC的校正。依此，在校正下的DAC的输出端口可以耦合到校正系统。此类校正系统可以 包含一个或多个其它DAC以将相对应的调整信号提供到在校正下的此类DAC。此校正系统 可以经配置以检测在校正下的此DAC的输出中的杂散频谱性能参数。此类杂散频谱性能参 数可能对与在校正下的此类DAC的输出相关联的时序误差灵敏。响应于此类检测到的杂散 频谱性能参数，此类校正系统可以产生调整信号以调整或纠正在校正下的此类DAC的此类 输出中的时序误差。换句话说，使用对与时域中的时序误差相关联的频域中的频谱分量的 检测，可以产生用于此类时序误差的纠正的调整信号。记住以上大体理解，下文大体上描述 DAC校正的各种实施例。
[0027] 因为上述实施例中的一个或多个使用特定类型的IC来举例说明，所以在下文中 提供了此IC的详细描述。然而，应理解，具有DAC的任何IC都可以得益于本文中所描述的 实施例中的一个或多个。
[0028] 可编程逻辑装置（"PLD"）是可以经编程以执行指定的逻辑功能的众所周知的类 型的集成电路。一种PLD，即现场可编程门阵列（"FPGA")，通常包含可编程单元片的阵列。 这些可编程单元片可以包含（例如）输入/输出块（"Ι0Β"）、可配置逻辑块（"CLB"）、专 用随机存取存储器块（"BRAM"）、乘法器、数字信号处理块（"DSP"）、处理器、时钟管理器、 延迟锁定环路（"DLL"）等等。如本文中所使用，"包含（include)"和"包含（including)" 意指包含但不限于。
[0029] 每一可编程单元片通常包含可编程互连和可编程逻辑两者。可编程互连通常包含 由可编程互连点（"PIP"）互连的大量不同长度的互连线。可编程逻辑使用可包含（例如） 函数产生器、寄存器、算术逻辑等等的可编程元件实施用户设计的逻辑。
[0030] 通常通过将配置数据流加载到定义如何配置可编程元件的内部配置存储器单元 中来对可编程互连和可编程逻辑进行编程。配置数据可以从存储器（例如，从外部PR0M) 读取或通过外部装置写入到FPGA中。随后，个别的存储器单元的集合状态确定FPGA的功 能。
[0031] 另一类型的PLD为复杂可编程逻辑装置，或CPLD。CPLD包含由互连开关矩阵连接 在一起并连接到输入/输出（"I/O"）资源的两个或两个以上"功能块"。CPLD的每个功能 块都包含类似于可编程逻辑阵列（"PLA"）和可编程阵列逻辑（"PAL"）装置中所用的结 构的两级与/或（AND/OR)结构。在CPLD中，配置数据通常以片上方式存储在非易失性存 储器中。在一些CPLD中，配置数据以片上方式存储在非易失性存储器中，随后作为初始配 置（编程）序列的一部分下载到易失性存储器上。
[0032] 对于所有这些可编程逻辑装置（"PLD")，所述装置的功能性由出于所述目的而提 供给所述装置的数据位控制。数据位可以存储在易失性存储器（例如，当在FPGA与一些 CPLD中时的静态存储器单元）中、非易失性存储器（例如，当在一些CPLD中时的快闪存储 器）中、或任何其它类型的存储器单元中。
[0033] 通过应用以可编程方式互连所述装置上的各种元件的处理层（例如）金属层来对 其它PLD进行编程。这些PLD被称为掩模可编程装置。PLD还可以其它方式实施，例如，使 用熔丝或反熔丝技术。术语"PLD"和"可编程逻辑装置"包含但不限于这些示例性装置，并 且涵盖仅部分可编程的装置。例如，一种PLD包含经硬编码的晶体管逻辑和以可编程方式 互连所述经硬编码的晶体管逻辑的可编程开关构造的组合。
[0034] 如上文所提到，高级FPGA可以包含在阵列中的若干不同类型可编程逻辑块。例 如，图1图示包含大量不同可编程单元片的FPGA架构100,所述可编程单元片包含多千兆 位收发器（"MGT"）101、可配置逻辑块（"CLB"）102、随机存取存储器块（"BRAM"）103、 输入/输出块（"1(?"）104、配置和定时逻辑（"0)即16/01)0?"）105、数字信号处理块 ("05?"）106、专用输入/输出块（"1/0"）107(例如，配置端口和时钟端口），以及其它可 编程逻辑108,例如，数字时钟管理器、模数转换器、系统监控逻辑等等。一些FPGA还包含专 用处理器块（"PR0C"）110。
[0035] 在一些FPGA中，每一可编程单元片包含具有到和来自每一相邻单元片中的相对 应的互连元件的标准化连接的可编程互连元件（"INT"）111。因此，可编程互连元件结合 在一起实施用于所图示的FPGA的可编程互连结构。可编程互连元件111还包含连接到和 来自同一单元片内的可编程逻辑元件的连接，如图1的顶部处所包含的实例所示。
[0036] 例如，CLB 102可以包含可以经编程以实施用户逻辑的可配置逻辑元件 ("CLE") 112加上单一可编程互连元件（"INT") 111。BRAM 103可以包含除一个或多个可 编程互连元件之外的BRAM逻辑元件（"BRL")113。通常，包含在单元片中的互连元件的数 目取决于所述单元片的高度。在所描画的实施例中，BRAM单元片与五个CLB的高度相同，但 也可以使用其它数目（例如，四个）。除适当数目的可编程互连元件之外，DSP单元片106 还可以包含DSP逻辑元件（"DSPL"）114。IOB 104可以包含（例如）除可编程互连元件 111的一个实例之外的输入/输出逻辑元件（"I0L") 115的两个实例。如所属领域的技术 人员将清楚，连接（例如）到I/O逻辑元件115的实际I/O垫片通常不限于输入/输出逻 辑元件115的区域。
[0037] 在所描画的实施例中，（图1中示出的）裸片的中心附近的水平区域用于配置、时 钟和其它控制逻辑。从此水平区域或列延伸的竖直列109用于跨越FPGA的宽度来分配时 钟和配置信号。
[0038] 利用图1中所图示的架构的一些FPGA包含另外的逻辑块，所述逻辑块破坏组成 FPGA的较大部分的常规列状结构。所述另外的逻辑块可以是可编程块和/或专用逻辑。例 如，处理器块110跨越了 CLB与BRAM的若干列。
[0039] 应注意，图1意图仅图示示例性FPGA架构。例如，一行中的逻辑块的数目、行的相 对宽度、行的数目与次序、包含在行中的逻辑块的类型、所述逻辑块的相对大小，以及包含 在图1顶部处的互连/逻辑实施方案纯粹是示例性的。例如，在实际的FPGA中，每当CLB出 现时通常包含CLB的超过一个相邻行，以促进用户逻辑的有效实施，但相邻CLB行的数目随 FPGA总体大小的变化而变化。FPGA 100可以具有电流舵DAC，其或者提供于专用硬件中或 者用可编程资源实体化，或其组合。此外，如本文中所描述的封装芯片不限于单片装置，例 如单片FPGA等，而是可以包含堆叠在彼此上或堆叠在插入件上或其组合且封装为芯片（例 如堆叠硅互连技术（"SSIT"