）等）的多个裸片。因此，例如，一个或多个DAC可以在此类封 装芯片中的一个裸片上，且FPGA可重配置资源的一个或多个部分可以在此类封装芯片中 的另一裸片上，且此类裸片可以使用插入件耦合到彼此。
[0040] 图2是描绘电流舵DAC的示例性常规驱动电流舵开关电路200的方块图/电路 图。图3是描绘图2的驱动电流舵开关电路200的示例性驱动开关模型300的方块图/电 路图。同时参考图2和3,进一步描述驱动电流舵开关电路200。
[0041] 电源电压204,例如VDD等，耦合到驱动电阻负载214, Rdrv。电阻负载214进一步 耦合到驱动节点203。在此实例中，晶体管211到213是NMOS晶体管；然而，NMOS和/或 PMOS晶体管或其它类型的晶体管可以用于其它实施例。晶体管211的漏极节点耦合到驱 动节点203,且晶体管211的源极节点耦合到公共节点222。晶体管211是驱动晶体管。晶 体管212的漏极节点耦合到公共节点222以提供在晶体管211和212之间的漏极到源极耦 合。晶体管212的源极节点耦合到地面205。晶体管212是驱动晶体管211的电流源。
[0042] 晶体管211的栅极经耦合以接收驱动信号201，因为晶体管211实际上是驱动开 关，且晶体管212的栅极经耦合以接收拖尾信号或其它偏置电压信号202,因为晶体管212 实际上提供拖尾电流源。晶体管213的栅极耦合到驱动节点203。晶体管213的源极节点 可以耦合到例如由晶体管247提供的电流吸收器，其中电流由端接电压244提供且通过电 阻负载245,且晶体管213的漏极节点可以耦合到DAC的输出节点246。寄生电容247说明 性地描绘为耦合在输出节点246和地面205之间。晶体管213的源极节点可以耦合到公共 节点249。实际上，晶体管213可以提供电流舵（"CS"）开关。晶体管247的漏极节点可 以耦合到公共节点249以用于晶体管247到晶体管213的漏极到源极耦合。晶体管247的 源极节点可以耦合到地面205。晶体管247的栅极可以经耦合以接收偏置电压248。依此， 晶体管247可以提供电流舵电流吸收器。
[0043] 为了对开关动态进行建模，如通过电容器303建模的电容可以用于粗略估计如与 晶体管213相关联的电流舵开关的栅电容值Cg，所述栅电容值可以建模为恒定值。晶体管 211和212可以对应地用驱动开关301和驱动电流源302替代。同样地，晶体管213和247 可以对应地用电流舵开关347和电流舵电流源348替换。
[0044] 当晶体管211在实质上非导电通道状态（"断开"）中时，相对应的驱动开关301 打开，且响应于在节点203上的驱动信号350, CS开关347关闭。当电流舵开关347关闭 时，晶体管213在实质上导电通道状态（"接通"）中。
[0045] 在驱动开关301关闭之前，在电流舵开关347上的栅电压电平大体上由经过电阻 负载214的Vdd 204供应的电流（即，驱动信号350)确定，所述电流对栅电容303充电。此 外，当驱动开关301关闭，即消耗通过驱动电流源302的电流时，则因此响应于在节点203 处的驱动信号350, CS开关347打开。
[0046] 图4是描绘示例性常规CS-DAC 400的方块图/电路图。CS-DAC 400可以具有多 个驱动电流舵开关电路200,所述开关电路可以建模为驱动开关模型或电流舵单元300-1 到300-N，其中N是大于1的正整数。电流舵单元可以简单地为与开关元件串联的电流源。 例如，CS-DAC 400可以是二进制加权DAC，其中使用大小逐渐变大的晶体管和电流源；或 CS-DAC 400可以是电流舵单元的单位加权DAC ;或CS-DAC 400可以是具有温度计编码和二 进制编码电流舵单元的组合的分段式DAC ;或CS-DAC 400可以是具有用于MSB的粗粒度的 第一温度计编码电流舵单元和用于LSB的细粒度的第二温度计编码电流舵单元的组合的 分段式DAC。因此，CS-DAC 400可以具有电流舵单元的多种类型或电流舵单元的类型的多 种组合中的任一个，并且因此即使为清楚起见大体上描述了二进制电流舵单元，也应理解， 可以使用任何类型的电流舵单元和因此任何类型的CS-DAC。
[0047] 取决于输入到CS-DAC 400的应用数字代码，这些电流舵单元300-1到300-N中的 一些或全部可以参与转换过程。由于系统电压损失（例如，在布局上的IR降）和/或随机 误差（例如，过程分布），在转换中参与的电流舵单元300-1到300-N可能并不都在相同瞬 间切换。这可能引起非理想代码转换，从而导致输出频谱中的杂散。另外，在CS-DAC 400 的在空间上分开的部分中的两个单元可以在相同瞬间切换，但由于在CS-DAC 400的输出 网络中的延迟，所述单元的作用可能不能在相同瞬间处求和。因此，更大体地，当论述时序 误差时，以下描述也涵盖此类取决于输出的延迟误差。
[0048] 电流舵单元或"手指"300-1到300-N可以共享公共电阻负载214。例如，如果通 过开关301-1的电流是10,那么通过开关301-2的电流可以是通过开关301-1的电流的两 倍，即210。紧跟在开关301-2之后的下一开关可以具有通过它的电流410。因此，与开关 301-2相关联的一个或多个晶体管可以大体上是与开关301-1相关联的一个或多个晶体 管的两倍大。此外，与紧跟在开关301-2之后的开关相关联的一个或多个晶体管可以大体 上是与开关301-1相关联的一个或多个晶体管的四倍大。相对应地，与用于提供此类开关 的此类晶体管相关联的电容可以逐渐地变大。例如，电容器303-2的电容明显大于电容器 303-1的电容。同样地，在驱动开关模型300-2之后的下一手指的电容器的电容明显大于电 容器303-2的电容。
[0049] 假设N等于3,那么对于代码110,可以接通手指300-1和300-2且可以切断手指 300-3。如果下一代码是001，使得可以切断手指300-1和300-2且可以接通手指300-3,那 么由于（例如）接通与手指300-3相关联的此类大晶体管比接通与手指300-1和300-2相 关联的较小晶体管的时间更多，可能存在时序干扰。
[0050] 其他人已经提出将较大电流舵单元（无论是二进制编码还是温度计编码还是其 组合）分割成较小电流舵单元。因此，例如，在一个电流舵单元中的晶体管可以表示为对应 地与多个电流舵单元相关联的多个较小晶体管。无论使用温度计编码还是二进制编码电流 舵单元，用以增强准确性或精度的此电流舵单元的分割同样地增加大小。具体来说，关于二 进制编码电流舵单元，可以使用一个或多个二进制到温度计解码器，以便均衡开关转换时 间以避免时序干扰，即，更加均匀地分配时序动态。然而，在DAC中具有一个或多个二进制 到温度计解码器意味着此DAC可能相当大。
[0051] 因此，通过能够调整电流舵单元或手指300-1到300-N中的任一个或全部的时序， 可以增强性能，无论是关于调整CS-DAC的电流舵单元之间和/或当中的时序的二进制编码 还是温度计编码转换单元的性能。此外，关于具有二进制编码电流舵单元的CS-DAC，通过能 够调整手指300-1到300-N中的任一个或全部的时序可以提供更加面积优化的DAC，而不必 使任何二进制到温度计解码器存在于此面积优化的DAC中。
[0052] 同时参考图2到4,对于将关闭的CS开关，晶体管213的栅电压大体上超出其源 电压一定的阈值电压值。为清楚起见，作为举例而非限制，此条件可以大体上被认为是驱动 CS开关电路200的"切换瞬间"。当驱动开关在时间t处关闭时，在晶体管213上的栅电压 Vti可以如下充电：
Cl)
[0054] 其中τ =Rd"Cg。用于栅电压从Ve转换到Ve+V th的转换所花费的时间Atcin通过 等式（1)的重新布置给出，其中Vti已经被V JVth替换且t已经被Aton替换，从而得到：
C2)：
[0056] 使用等式（2)，可以理解，低性能或低分辨率DAC可以用于校正高性能或高分辨率 DAC。对可以经由驱动电流舵开关电路中的拖尾电流控制的栅电压VGO的初始值的时序灵 敏度可以由等式（2)涵盖。类似地，对开关阈值电压和相关联的背栅电压的时序灵敏度还 由等式⑵涵盖。
[0057] 如下文所描述，低性能DAC在本文中被称作时序校正DAC( "TCALDAC"）以将其与 在校正下的DAC区分开。此TCALDAC的输出可以被称作开关晶体管的体电位。为清楚起见， 作为实例而非限制，在校正下的DAC在下文中将被称为CS-DAC。TCALDAC的分辨率可以取 决于将使用的时间分辨率，所述时间分辨率在应用之间可能不同。
[0058] 图5是描绘示例性纠正系统500的方块图。纠正系统500包含校正系统520以 及耦合到待校正的校正系统520的DAC 510,例如CS-DAC等。可以使用的其它类型的DAC 包含但不限于电阻器梯和开关电容器DAC。如下文另外详细描述，在CS-DAC 510的模拟输 出503中的一个或多个时序误差可以通过测量在模拟输出503的频域中的杂散分量来特征 化。这些误差随后可以通过调整CS-DAC 510内部的开关事件的时序来纠正。
[0059] 更确切地说，CS-DAC 510可以通过与具有相关联的频率Fciut的正弦激励相对应的 一串数字代码来刺激。为清楚起见且非限制，将假设到CS-DAC 510的数字输入501是具有 基频Fciut的正弦数字音。数字输入501可以是N位宽，其中N与高分辨率DAC相关联。可 以将时钟信号502提供到CS-DAC 510,且此类时钟信号可以在频率Fs处。
[0060] 对于CS-DAC 510,模拟输出503的输出频谱的傅里叶变换可以示出在频率FciJih 的频谱分量，且可以进一步示出在此类基频Fciut的谐波或非谐波处的一个或多个杂散分量 ("杂散")。这些杂散的精确位置可以取决于架构。例如，在单端型CS-DAC 510中，主要杂 散可以在2*F。，且对于差动CS-DAC 510,二阶非线性可以大体上抵消在2扑_处的主要 杂散，从而产生在第三谐波3扑_处的杂散。因此大体上，模拟输出503可以具有基频F ciut 加杂散分量I^Fciut，其中η表示第η个谐波。即使谐波杂散常规地占主导，但一些DAC可以 具有更加受非谐波分量限制的性能。依此，倘若此类杂散的来源与CS-DAC的开关动态相 关，则以下描述适用于任何主要杂散，无论是谐波还是非谐波。此外，非主要杂散可以是所 关注的杂散。
[0061] 杂散可以来自DAC中的三个误差机制中的一个或多个。一个误差机制可能由于幅 度误差或DAC中的电流源之间的不匹配导致。这些幅度误差可以大部分被校正出，例如如 美国专利案第7, 466, 252Β1号中所描述。另一误差机制可能由于与转换或切换瞬间相关的 时序误差和/或输出延迟导致，如上文所描述。对于现代的高性能信号转换器，在电流舵单 元之间的切换瞬间中的差异趋向于为近似皮秒时间标度。
[0062] 对于完整性，又另一个误差机制可能由于在DAC的输出阻抗中的变化导致。非理 想电流源可以建模为与阻抗并联的理想电流源。在跨越非理想电流源的电压中的任何变化 都可能使得此类并联阻抗将取决于电压的电流分流，由此降低此类转换过程的准确性。对 于足够高的输出频率，与DAC结构相关联的寄生电容可以充当此非理想阻抗且经分流的电 流的量可以随DAC在所有代码上进行转换而改变。取决于代码的误差可能是非线性的，且 因此杂散可能出现在输出频谱中。
[0063] 继续图5, CS-DAC 510模拟输出503频谱可以作为输入提供到第一滤波器511。滤 波器511可以对模拟输出503频谱进行滤波，使得大体上仅将所关注的杂散分量提供为滤 波器输出504的部