状态保持逻辑单元的制作方法
【专利说明】
【背景技术】
[0001]甚大规模集成(VLSI)是通过将晶体管组合成单个芯片来产生集成电路的过程。互补金属氧化物半导体(CMOS)技术是通常用于构造集成电路的VLSI的类型。CMOS技术已经使用在微处理器、微控制器、静态随机存取存储器(SRAM)和其它数字逻辑电路中。CMOS技术还可以使用在模拟电路中，诸如图像传感器、数据转换器和用于通信的集成收发器。在典型的使用期间，使用这样的技术的设备通常通过发起完全系统掉电或通过局部功率选通来断电以节约功率。另外，当设备或设备的组件需要变为运转时，设备或设备的组件可以再上电(power back up)。这样的断电和再上电循环增加与这样的设备的使用相关的延迟。
【附图说明】
[0002]本公开的特征通过示例的方式来说明并且在以下(一个或多个)附图中不受限，其中相同的附图标记指示相同的元件，其中:
图1图示了根据本公开的示例的状态保持逻辑单元的架构；
图2图示了根据本公开的示例的状态保持逻辑单元的另一架构；
图3图示了根据本公开的示例的状态保持逻辑单元的另一架构；
图4图示了根据本公开的示例的包括包含多个状态保持逻辑单元的电路的设备；
图5图示了根据本公开的示例的用于针对状态保持逻辑单元的状态保留的方法；
图6图示了根据本公开的示例的用于针对状态保持逻辑单元的状态保留的方法的另外的细节；以及
图7图示了根据本公开的示例的计算机系统。
【具体实施方式】
[0003]为了简化和说明性的目的，通过主要参照示例来描述本公开。在以下描述中，阐述大量特定细节以便提供对本公开的透彻理解。然而，将容易地显而易见的是，本公开可以在没有对这些特定细节的限制的情况下实践。在其它实例中，尚未详细描述一些方法和结构以免不必要地使本公开晦涩难懂。
[0004]遍及本公开，术语“一”和“一个”意图标注至少一个特定元件。如本文所使用的，术语“包括”意味着包括但不限于，术语“包含”意味着包含但不限于。术语“基于”意味着至少部分地基于。
[0005]基于VLSI的集成电路可以包括通常在断电(例如完全系统掉电或局部功率选通以节约功率)时失去其状态并且以不确定的(即随机)状态再上电的诸如CMOS锁存器之类的组件。由于用于这样的组件的逻辑路径可以是许多时钟循环深，因此清除随机状态或者配置包括这样的组件的电路以用于特定操作状态可能对包括这样的组件的设备的使用添加延迟。这些因素可能进一步添加设计复杂度，以及用于包括这样的组件的设备的增加的功率使用。
[0006]根据示例，本文公开了一种用于供使用诸如CMOS锁存器之类的组件的设备使用的状态保持逻辑单元。状态保持逻辑单元可以合并非易失性存储器(NVM)以跨断电事件保存逻辑单元的状态。例如，状态保持逻辑单元可以合并双极型电阻式随机存取存储器(ReRAM)以跨断电事件保存逻辑单元的状态。包括类似于ReRAM的那些的性质的诸如相变存储器(PCRAM)、磁阻随机存取存储器(MRAM)和铁电RAM (FERAM)之类的其它NVM技术也可以与状态保持逻辑单元一起使用。例如，电阻改变指示针对其的状态的其它NVM技术也可以与状态保持逻辑单元一起使用。对于ReRAM的示例，可以通过施加高正电压以置位(set)、施加高负电压以复位(reset)和通过施加低电压以读取来控制ReRAM。在设备中这样的状态保持逻辑单元的使用可以消除否则在复原(resuming)操作之前获得设备的有用逻辑状态所需要的步骤或附加电路。利用遍及用于设备的电路分布的足够数目的状态保持逻辑单元，电路的状态可以在掉电时被完全保存，从而允许电路在恢复功率时几乎瞬间复原操作。
[0007]状态保持逻辑单元可以提供用于跨功率循环的锁存值的高效捕获和恢复。因此，对于包括状态保持逻辑单元的设备，设备的设计可以提供进入到低功率状态的较高发生率、在功率失去事件之后较快的设备重启和通过施加存储在状态保持逻辑单元中的复位值的较快设备启动和重启。通过实时例行地存储逻辑状态，例如在每一次状态改变处，在检测到即将发生的断电处或在其它所选时间处，状态保持逻辑单元可以在功率失去的情况下提供状态的保留和可用性。另外，当功率恢复时，可以读取状态保持逻辑单元的所存储的值，并且相关联的电路和设备可以几乎瞬间被置于期望的状态。
[0008]图1图示了根据本公开的示例的状态保持逻辑单元100的架构。参照图1，状态保持逻辑单元100被描绘为包括背对背反相器102、104。反相器102可以被指定为前馈反相器，并且反相器104可以被指定为反馈反相器。输入传输门(pass gate)106可以连接到反相器节点之一(即输入节点)108，并且输出传输门110可以连接到另一反相器节点112 (BP输出节点)。输入传输门106和输出传输门110可以提供诸如连接状态保持逻辑单元100/将状态保持逻辑单元100从包括状态保持逻辑单元100的设备的其它组件断开之类的功能。例如，输入传输门106可以控制去往状态保持逻辑单元100的信号的输入，并且输出传输门110可以控制来自状态保持逻辑单元100的信号的输出。第一 NVM存储单元114 (BP输入节点NVM存储单元)的端子可以附接在输入节点108处，其中第一 NVM存储单元114的相反端子附接到编程轨116。第二 NVM存储单元118 (即输出节点NVM存储单元)可以附接到输出节点112，并且可以类似地附接到编程轨116。在图1的示例中，第一和第二 NVM存储单元114、118可以是双极型ReRAM存储单元。一般地，第一和第二 NVM存储单元114、118可以是双极型器件，其中从低到高电阻水平的切换(例如复位操作)之间的极性相比于高与低电阻水平之间的切换(例如置位操作)被反向。连接到第一 NVM存储单元114的输入节点108可以包括子电路，其包括电阻器120和电容器122。电阻器120的值可以控制电容器122中所存储的电荷量，并且因此控制从NVM存储单元114流动的电流。连接到第二 NVM存储单元118的输出节点112可以包括子电路，其包括与输入节点108类似的电阻器/电容器布置以控制从NVM存储单元118流动的电流。
[0009]输入节点108可以通过输入传输门106驱动以便克服反馈反相器104。前馈反相器102可以迫使输出节点112到输入节点108的相反状态。第一和第二 NVM存储单元114、118可以提供在近似正(或负)V (例如Vdd)的电压处的双极型写入，和在近似V/2 (例如1AVdd)的电压处的读取。另外，第一和第二 NVM存储单元114、118可以被置于状态保持逻辑单元100中，使得当附接到反相器节点的端子关于附接到编程轨116的端子(在本文中标注为近似+V)为负时，编程高电阻状态(HRS)。第一和第二 NVM存储单元114、118可以被置于状态保持逻辑单元100中，使得当写入极性反向(在本文中标注为近似-V)时编程低电阻状态(LRS)0
[0010]在正常操作状态期间(即除了状态保持逻辑单元100的编程或包括状态保持逻辑单元100的设备的上电之外的操作)，编程轨116可以保持在近似V/2伏(例如1AVdd)的电压处，使得NVM存储单元114、118可以具有跨其端子的近似V/2的读取电压，并且因此是不活动的。因此，NVM存储单元114、118可以被设计成使得在正常操作状态中通过其源发(source)或吸收(sink)的电流分别相对于前馈和反馈反相器102、104的驱动强度而言是可忽略的。
[0011 ] 为了对状态保持逻辑单元100进行编程，编程轨116可以从近似V/2伏(例如1AVdd)的电压脉冲低至近似O伏(例如接地)，如124所示。此后，编程轨116可以脉冲高至近似V伏(例如Vdd)并且然后回复到近似V/2伏(例如1AVdd)的电压。因此，为了对状态保持逻辑单元100进行编程，编程轨116的完整循环可以包括从近似V/2伏(例如1AVdd)的电压脉冲低至近似O伏，脉冲高至近似V伏(例如Vdd)并且返回到近似V/2伏(例如例^)。高-低脉冲序列可以类似地用于对状态保持逻辑单元100进行编程，而不是低-高脉冲序列。在低时段期间，附接到高节点(例如输入节点108或输出节点112)的NVM存储单元114或118将具有跨其施加的将其编程到LRS中(例如到置位状态中)的近似-V伏的完全写入电压，并且另一 ReRAM存储单元将施加有近似O伏并且将不被编程。此外，在高时段期间，附接到低节点(例如输入节点108或输出节点112)的NVM存