[0046] 阳047] Tl
[0048] 图4为图3所示电路的操作的波形图。在一个实施例中，图1中的信号组合模块 103包括至少一个异或狂OR)电路，其中XOR电路可作为倍频器。因此，如果对分频信号 Q_1、Q_2执行异或操作，则获取到输出组合信号0_1@公_2 (即图1的CS)。此外，如果对 分频信号Q_l、Q_3执行异或操作，则获取输出组合信号0"1?0_"3 (即图1的CS)。在运 种情况下，输出组合信号梦_1货谷_2的占空比为33%，输出组合信号的占空比 为66%。于是，由占空比校准电路105来校准输出组合信号c>_i?y_2和y_i@y_3，w 产生输出信号OS。 W例图5为根据本申请另一实施例的图1中描述的分频模块101的电路示意图。在本 实施例中，分频模块101包括五个电平触发装置而不是图3描述的=个电平触发装置。更 详细地说，分频模块101包括五个电平触发装置TD_1-TD_5,分别输出分频信号Q_l-Q_5。
[0050] 图6为图5所示电路的操作的波形图。正如上面提到的，在一个实施例中， 图1中的信号组合模块103包括至少一个异或电路。因此，可W获取输出组合信号 、0_i?y_2W及、。请注意，可W选择任何两个分 频信号来产生输出信号。
[0051] 鉴于图3和图5的实施例，分频模块101可W包括任意奇数个电平触发装置。图7 为根据本申请再一实施例的图1中描述的分频模块101的电路示意图。如图7所示，分频 模块101，其具有分频比M，包括M个电平触发装置，其中M等于2* (N. 5)。因此，图 7的分频模块101可产生M个分频信号Q_1-Q_M。
[0052] 图8A为根据本申请一实施例的图1中占空比校准电路105的电路示意图。如图 8A所示，占空比校准电路105包括比较器801、第一占空比校准模块803和第二占空比校准 模块805。比较器801比较输出信号OS的占空比和反相输出信号戒的占空比，W产生比 较结果。在一个实施例中，比较器801比较平均电压信号AOS和平均电压信号A石^ W产 生比较结果，但并不限于此。平均电压信号AOS表示输出信号OS的平均电压，其是输出信 号OS的DC电压电平，化及平均电压信号A涼表示反相输出信号历的平均电压，其是反相 输出信号.纖'的DC电压电平。DC电压电平可通过滤波输出信号OS和反相输出信号姑而获 取。平均电压信号AOS和平均电压信号A 可W通过图8A所示的平均计算电路807而获 取，但不限于此。第一占空比校准模块803根据比较结果来校准输出信号OS的边缘。第二 占空比校准模块805根据比较结果来校准反相输出信号扫^的边缘。请注意在本实施例中 占空比校准电路105包括2个占空比校准模块，因为占空比校准电路105被设计成产生差 分信号作为输出信号。
[0053] 如上述延迟模块205可W进一步包括校准占空比的功能。在运种情况下，延迟模 块205包括用于延迟的电路和用于校准占空比的电路。用于校准占空比的电路可W是例如 图8A的结构，但也可W是具有其它结构的电路。用于延迟的电路可包括各种类型的结构并 且由本领域技术人员熟知，因此，运里为了简洁起见省略其说明。
[0054] 在一个实施例中占空比校准电路105可W仅包括一个占空比校准模块W产生单 端信号作为输出信号。在运样的情况下，比较器801的一个输入端子被禪接到恒定电压电 平。
[00对请注意，占空比校准电路105不限于图8A所示的结构。例如，比较器801可W比 较输出信号OS和反相输出信号扫I其中之一的平均电压与预定电压电平，W确定输出信号 OS是否具有50%的占空比。在运样的情况下，输出信号是单端信号。
[0056] 请参考图8B，其示出图2A的信号产生系统200包括校准电路810的结构，其中该 校准电路810包括图8A中所描绘的比较器801和平均计算电路807。校准电路810检测输 出信号OS和反相输出信号(责'是否都具有50%的占空比。如果不是，校准电路810调整延 迟模块205的延迟量。如果是，校准电路810不调整延迟模块205的延迟量。可W根据图 8A中的比较器801和平均计算电路807的描述理解图8B所描述的比较器801和平均计算 电路807的操作，因此为简洁起见在此省略。
[0057] 图9A、图9B、图10A、图IOB和图IOC是图8A中第一占空比校准模块和第二占空比 校准模块的范例。请注意，运些实施例仅用于说明图8A中的第一占空比校准模块和第二占 空比校准模块的操作。可W执行图8A中第一占空比校准模块和第二占空比校准模块的功 能的任何电路都应落在本申请的范围。例如，可W对应于不同的要求来核实缓冲器或反相 器的数量和配置。
[005引图9A和图9B为根据本申请一实施例的图8A中第一占空比校准模块和第二占空 比校准模块的电路示意图。如图9A和图9B所示，第一占空比校准模块803包括：第二类型 的晶体管P、第一类型的第一晶体管N_l、第一类型的第二晶体管N_2、第一反相器IV_1、第 二反相器IV_2和第S反相器IV_3。第二占空比校准模块805包括：第二类型的晶体管P、第 一类型的第一晶体管N_l、第一类型的第二晶体管N_2、第四反相器IV_4、第五反相器IV_5 和第六反相器IV_6。第二类型的晶体管P包括第一端子、第二端子和控制端子，其中该第一 端子禪接于第一电压电平VdcL第一类型的第一晶体管N_1包括第一端子、第二端子和控 制端子，其中该第一端子禪接于第二类型的晶体管P的第二端子。第一类型的第二晶体管 N_2包括包括第一端子、第二端子和控制端子，其中该第一端子禪接于第一类型的第一晶体 管N_1的第二端子，该第一类型的第二晶体管N_2的第二端子禪接于第二电压电平GND，W 及该第一类型的第二晶体管N_2的控制端子接收CTS信号，该CTS信号用来控制晶体管N_2 导通时的电阻Ron大小，其与下降时间有关。举例来说，当CTS信号电压越大时，N_2的导 通电阻Ron越小，信号（如图10A-2中的CSX信号）的下降时间越短，或者说，CSX信号的 下降沿变化越急剧。此外，图9A-9B中的CTS信号是基于比较器803或805的输出信息来 被调整的。请注意，在一个实施例中，本申请中描述的第一类型的晶体管是NMOSFET，本申请 中第二类型的晶体管是PM0SFET，但不限制于此。请注意图9A和图9B中的第一类型的第二 晶体管N_2可W被替换为可调电阻。
[0059] 在图9A中，第一反相器IV_1的输入端子禪接于输出组合信号CS,输出端子禪接于 第二类型的晶体管P和第一类型的第一晶体管N_1的控制端子。第二反相器IV_2的输入 端子禪接于第二类型的晶体管P的第二端子（图中节点讶。第S反相器IV_3的输出端子 禪接于输出信号OS,输入端子禪接于第二反相器IV_2的输出端子。 W60] 在图9B中，第四反相器IV_4的输入端子禪接于反相输出组合信号:g，输出端子 禪接于第五反相器IV_5的输入端子。第五反相器IV_5的输出端子禪接于第二类型的晶体 管P和第一类型的第一晶体管N_1的控制端子。第六反相器IV_6的输入端子禪接于第二 类型的晶体管P的第二端子（图中节点Y)，输出端子禪接于反相输出信号。
[006U 图9A中的第二类型的晶体管P、第一类型的第一晶体管N_1、第一类型的第二晶体 管N_2、W及第一反相器IV_1可被视为图10A-1中的第一下降时间调谐电路（falling time tuning circuit)FTC_l。图9A的第二反相器IV_2和第S反相器IV_3可W被视为图IOA 中的缓冲器B。
[0062] 另外，图9B的第二类型的晶体管P、第一类型的第一晶体管N_l、第一类型的第二 晶体管N_2、W及第五反向器IV_5可被视为图10A-1中的第二下降时间调谐电路FTC_2。第 四反相器IV_4和第六反相器IV_6分别是图10A-1的第屯反相器IV_7和第八反相器IV_8。
[0063] 相应地，图9A和图9B的电路可W概括为图10A-1中所描绘的方框图。图10A-1中 的电路803、805的信号波形示于图10A-2。如图10A-1所示，第一下降时间调谐电路FTC_1 调整输出组合信号CS的下降时间，W产生第一调整后输出组合信号CSX。缓冲器B缓冲所 述第一调整后输出组合信号CSX W产生输出组合信号OS。反相输出组合信号爆由第屯反 相器IV_7反相，随后由第二下降时间调谐电路FTC_2调整W产生第二调整后输出组合信号 CSY。在运之后，第二调整后输出组合信号CSY再次由第八反相器IV_8反相W产生反相输 出Ih号QS。
[0064] 图10A-2还示出了图10A-1中描述的电路的操作的波形图。如图10A-2所示，输 出组合信号CS具有33 %的占空比，使得反相输出组合信号巧具有66%的占空比。由下降 时间调谐电路FTC_1和缓冲器B处理后，输出组合信号CS的下降沿可W被延迟，例如第一 调整后输出组合信号CSX。用于输出组合信号CS的下降沿的延迟电平可W通过控制下降时 间调谐电路FTC_1的电阻来进行调整。类似地，由下降时间调谐电路FTC_2处理后，反相输 出组合信号孩^的上升沿可被延迟，如第二调整后输出组合信号CSY。用于反相输出组合信 号:[^的上升沿的延迟电平可W通过控制下降时间调谐电路FTC_2的电阻来进行调整。 阳0化]请注意，根据本申请实施例的占空比校准电路的结构并不限于图9A、图9B及图 10A-1中所描绘的电路。如图10B-1所示，占空比校准电路903对应于图10A-1中第一占 空比校准模块803的结构，W处理输出组合信号CS。另外，占空比校准电路905对应于图 10A-1中占空比校准模块805的结构，W处理反相输出组合信号巧。请注意，占空比校准电 路905、903应用第一上升时间调谐电路（rising time tuning circuit) RTC_1和第二上升 时间调谐电路RTC_2来分别调整反相输出组合信号污和输出组合信号CS,而不是使用图 10A-1阐述的第一下降时间调谐电路FTC_1和第二下降时间调谐电路FTC_2。图10B-2还 示出了图10B-1中描述的电路的操作的波形图。
[0066] 在图10C-1的实施例中，占空比校准电路1003应用图10A-1的占空比校准模块 803的结构，W及占空比校准电路1005应用图10B-1的占空比校准模块905的结构。可W 基于占空比校准模块803和905的描述获得占空比校准电路1003和1005的操作，因此为 简洁起见在此省略。图10C-2还示出了图10C-1中描述的电路的操作的波形图。
[0067] 在图10D-1的实施例中，占空比校准电路1103和1105分别应用图10B-1的占空比 校准模块903和图10A-1的占空比校准模块805的结构。可W基于占空比校准模块903和 805的描述获得占空比校准电路1103和1105的操作，因此为简洁起见在此省略。图10D-2 还示出了图10D-1中描述的电路的操作的波形图。 W側请注意，图IOA-图IOD的实施例中所描绘的占空比校准电路不限于应用于本申请 的信号组合模块。因此，包括占空比校准模块803的结构的占空比校准电路可W概括为：第 一下降时间调谐电路（例如FTC_1)，用于接收输入信号W产生第一调整后输入信号；缓冲 器（例如B)，用于缓冲所述第一调整后输入信号W产生校准信号。
[0069] 此外，包括占空比校准模