有串联连接的第八NMOS管和第九NMOS管，两 个所述第八匪OS管的漏极均电连接于所述第五NMOS管的源极，两个所述第八匪OS管的栅 极、以及两个所述第九NMOS管的栅极皆电连接于所述第三PMOS管的漏极，且两个所述第九 NMOS管的源极接地;且所述第一 NMOS管、所述第一 MOS管单元、以及所述第二MOS管单元还共 同构成一电流镜结构；
[0021 ]另外，所述第三负载串中第一个第二NMOS管的漏极、以及每一所述第四负载串中 的第一个第三NMOS管的漏极还皆电连接于所述第五反相器的输入端，所述第十一匪OS管的 源极和漏极短接，所述第十NMOS管的漏极经连接所述第十一 NMOS管的源极后亦电连接于所 述第五反相器的输入端，且所述第十NMOS管和第十一匪OS管的栅极、以及所述第五反相器 的输出端还皆电连接于所述第六反相器的输入端，所述第六反相器的输出端还电连接有一 第七反相器，且所述第七反相器的输出端即为所述多值低电压复位检测模块的复位信号输 出端。
[0022]进一步的，所述第一倒比管的栅极电连接于所述第三反相器的输出端；
[0023]所述第三PMOS管的栅极电连接于所述第一反相器的输出端；
[0024]所述第二负载串由三个串联连接的第二PMOS管组成，三个所述第二PMOS管的栅极 分别电连接于所述第一反相器、第二反相器、第四反相器的输出端；
[0025]其中一个所述第四负载串中的第一个第三匪OS管的栅极电连接于所述第一反相 器的输出端，余下两个所述第四负载串中的第一个第三NMOS管的栅极均电连接于所述第二 反相器的输出端；
[0026]所述第四匪OS管的栅极和第五匪OS管的栅极均电连接于所述第一反相器的输出 端。
[0027]进一步的，该复位模块还包括有一用以滤除电源上的干扰信号的边沿延时检测 模块，所述边沿延时检测模块包括第五PMOS管至第^^一PMOS管、第十二NMOS管、第十三NMOS 管、第一施密特触发器、第二施密特触发器、以及第二与非门，其中，
[0028]所述第五PMOS管的源极和漏极短接，且其源极还电连接于外部电源，所述第六 PMOS管串接在所述第五PMOS管的漏极和第十二NMOS管的漏极之间，且所述第五PMOS管、第 六PMOS管、以及第十二匪OS管的栅极分别电连接于所述第七反相器的输出端，所述第十二 NMOS管的源极接地;所述第九PMOS管的源极和漏极短接，且其源极还电连接于外部电源，所 述第十PMOS管串接在所述第九PMOS管的漏极和第十三NMOS管的漏极之间，且所述第九PMOS 管、第十PMOS管、以及第十三NMOS管的栅极分别电连接于所述第一施密特触发器的输出端， 所述第十三NMOS管的源极接地，所述第一施密特触发器的输入端电连接于所述第六PMOS管 的漏极;所述第二施密特触发器的输入端电连接于所述第十PMOS管的漏极，所述第二施密 特触发器的输出端、以及所述第七反相器的输出端还分别电连接于所述第二与非门的两个 输入端，所述第二与非门的输出端还电连接有一第八反相器，所述第八反相器的输出端即 为所述边沿延时检测模块的信号输出端；
[0029]另外，所述第七PMOS管和第八PMOS管的栅极分别电连接于所述第六PMOS管的漏 极，且所述第七PMOS管的源极和漏极、以及所述第八PMOS管的源极和漏极还皆接地;所述第 十一 PMOS管的栅极电连接于所述第十PMOS管的漏极，且所述第十一 PMOS管的源极和漏极还 均接地。
[0030] 进一步的，所述上电复位模块包括第十二PMOS管、第十三PMOS管、第十四匪OS管、 第十五NMOS管、以及第三施密特触发器，其中，
[0031] 所述第十二PMOS管的漏极和源极短接，且所述第十二PMOS管的源极、所述第十三 PMOS管的源极、以及所述第十四NMOS管的栅极皆分别电连接于外部电源，所述第十四NMOS 管的源极接地，其漏极电连接于所述第十二PMOS管的栅极，所述第十五NMOS管的源极和漏 极均接地，其栅极电连接于所述第十三PMOS管的漏极;所述第三施密特触发器的输入端亦 电连接于所述第十三PMOS管的漏极，所述第三施密特触发器的输出端电连接有一第十反相 器，所述第十反相器的输出端即为所述上电复位模块的复位信号输出端。
[0032] 进一步的，在所述第三施密特触发器的输出端和所述第十反相器的输入端之间还 串接有一第九反相器。
[0033] 借由上述方案，本发明至少具有以下优点：①该集成电路中所述的各模块采用的 都是常规半导体器件，如采用源漏短接MOS管作为电容、用MOS管作为有源电阻等，这样整个 电路的加工工艺比较容易兼容，不需要额外作电阻、电容或者三极管等的集成电路加工层 次，加工成本也比较好控制。②在本发明中，多值低电压复位检测模块LVR、及上电复位模块 POR配合使用，当VDD电压值上升速度较快时，由上电复位模块POR使电路从复位状态开始工 作；而当VDD电压值上升速度较慢的时候，则由多值低电压复位检测模块LVR使电路从复位 状态开始工作，两种复位模块配合使用，大大提升了集成电路整体的运行可靠性。③本发明 所述的上电复位模块与工艺关联度小，根据仿真结果，当集成电路加工工艺从最佳工艺条 件变为最差工艺条件时，上电复位时间变化小于10%，因此在本发明中，当集成电路加工工 艺有偏差时，对整个复位结构的参数影响小;④本发明所述的多值低电压复位检测模块在 低电压复位开始和结束时的值可以有多组选择，只需改变两个控制信号C1、C3的值，就可以 方便地选择复位信号LVR的LVRE/LVRB值，实用性非常好。⑤本发明中所采用的边沿延时检 测模块ro不仅可以滤除毛刺，还可以灵活调节所需要滤除毛刺的宽度，防止电路频繁复位。 [0034]上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段， 并可依照说明书的内容予以实施，以下以本发明的较佳实施例进行详细说明。
【附图说明】
[0035] 图1是现有技术中常见的一种上电复位电路结构；
[0036] 图2是现有技术中常见的一种基于电平检测的低电压复位结构；
[0037]图3是本发明的工作原理方框图；
[0038]图4是本发明所述多值低电压复位检测模块的电路图；
[0039] 图5是本发明所述边沿延时检测模块的电路图；
[0040] 图6是本发明所述上电复位模块的电路图；
[0041]图7是本发明在两个控制信号C1 = 1，C3 = 0情况下，所述多值低电压复位检测模块 输出的波形图；
[0042]图8是本发明在不同工艺条件下的上电复位时间；
[0043]图9是当VDD电压值上升速度很快情况下的仿真波形；
[0044] 图10是当VDD电压值上升速度很慢情况下的仿真波形；
[0045] 图11是本发明所述边沿延时检测模块的仿真波形。
【具体实施方式】
[0046] 下面结合附图和实施例，对本发明的【具体实施方式】作进一步详细描述。以下实施 例用于说明本发明，但不用来限制本发明的范围。
[0047] 本发明所述的一种集成电路中的自动复位模块，集成电路中集成有复位模块，其 特征在于:该复位模块主要包括有多值低电压复位检测模块LVR和上电复位模块P0R，所述 多值低电压复位检测模块LVR和上电复位模块POR采用同一个外部电源供电，且所述多值低 电压复位检测模块LVR和上电复位模块POR还择一的对该集成电路进行复位操作。
[0048] 在本发明中，还设有输入模块和译码电路D⑶，所述输入模块用于供用户输入工作 指令，所述译码电路DCD与所述输入模块电连接，并能够将所述输入模块的工作指令转化成 输出信号;且所述译码电路DCD的输出信号能够控制所述多值低电压复位检测模块LVR对集 成电路进行复位操作。
[0049]优选的，所述输入模块具有第一、三信号输出端，即所述输入模块能够输出控制信 号C1、C3,但此并不为本发明的限制，且输入模块的信号输出端个数可因实际需求不同而做 变化;所述译码电路DCD包括第一反相器INVl、第二反相器INV2、第一与非门NANDl、以及第 一或非门NORl，其中，所述第一反相器INVl和第二反相器INV2的输入端分别电连接于所述 输入模块的第一、三信号输出端，所述第一与非门NANDl的两个输入端口分别电连接于所述 输入模块的第一、三信号输出端，其输出端口还电连接有第三反相器INV3,所述第一或非门 NORl的两个输入端口亦分别电连接于所述输入模块的第一、三信号输出端，其输出端口还 电连接有第四反相器INV4;且所述第一反相器INVl、第二反相器INV2、第三反相器INV3、以 及第四反相器INV4的输出端皆为所述译码电路DCD的信号输出端。
[0050] 在本发明中，所述多值低电压复位检测模块LVR包括第一倒比管P0、第二倒比管 Pl、第三PMOS管P3、第四PMOS管P4、第一匪OS管Nl、第一MOS管单元、第二MOS管单元、第十 NMOS管NlO、第^^一NMOS管NI 1、第五反相器IN