V5、以及第六反相器INV6，其中，所述第一倒比 管PO的源极电连接于外部电源，所述第一倒比管PO的栅极电连接于所述译码电路DCD的信 号输出端;所述第二倒比管Pl包括有第一负载串和第二负载串，其中所述第一负载串包括 有多个串联连接的第一 PMOS管，多个所述第一 PMOS管中的第一个第一 PMOS管的源极电连接 于外部电源，多个所述第一 PMOS管中的最后一个第一 PMOS管的漏极电连接于所述第四PMOS 管P4的源极，且多个所述第一PMOS管的栅极、以及所述第四PMOS管P4的栅极还皆电连接于 所述第一倒比管PO的漏极;所述第二负载串包括有多个串联连接的第二PMOS管，多个所述 第二PMOS管的栅极皆电连接于所述译码电路DCD的信号输出端，且多个所述第二PMOS管中 的第一个第二PMOS管的源极电连接于外部电源，多个所述第二PMOS管中的最后一个第二 PMOS管的漏极电连接于所述第四PMOS管P4的源极;所述第三PMOS管P3的栅极电连接于所述 译码电路DCD的信号输出端，其源极电连接于所述第一倒比管PO的漏极；
[0051] 所述第一 NMOS管Nl的源极接地，其漏极电连接于所述第一倒比管PO的漏极;所述 第一MOS管单元包括一个第三负载串和三个第四负载串，其中所述第三负载串包括有多个 串联连接的第二匪OS管N2,多个所述第二匪OS管N2的栅极、以及所述第一匪OS管Nl的栅极 分别电连接于所述第三PMOS管P3的漏极，且多个所述第二NMOS管N2中的第一个第二NMOS管 N2的漏极电连接于所述第四PMOS管P4的漏极，多个所述第二匪OS管N2中的最后一个第二 匪OS管N2的源极接地;每一所述第四负载串各分别包括有多个串联连接的第三NMOS管N3， 每一所述第四负载串中的第一个第三匪OS管N3的漏极皆电连接于所述第四PMOS管P4的漏 极，每一所述第四负载串中的最后一个第三NMOS管N3的源极接地，每一所述第四负载串中 的第一个第三NMOS管N3的栅极皆电连接于所述译码电路DCD的信号输出端，且每一所述第 四负载串中的余下第三NMOS管N3的栅极皆电连接于所述第三PMOS管P3的漏极；
[0052] 所述第二MOS管单元包括第四匪OS管N4、第五匪OS管N5、两个第五负载串、以及两 个第六负载串，其中所述第四匪OS管M的栅极和第五NMOS管N5的栅极分别电连接于所述译 码电路D⑶的信号输出端，所述第四匪OS管N4的漏极和第五匪OS管N5的漏极分别电连接于 所述第十NMOS管NlO的源极，每一所述第五负载串各分别包括有串联连接的第六匪OS管N6 和第七NMOS管N7,两个所述第六NMOS管N6的漏极均电连接于所述第四NMOS管N4的源极，两 个所述第六NMOS管N6的栅极、以及两个所述第七NMOS管N7的栅极皆电连接于所述第三PMOS 管P3的漏极，且两个所述第七NMOS管N7的源极接地;每一所述第六负载串各分别包括有串 联连接的第八WOS管N8和第九NMOS管N9,两个所述第八WOS管N8的漏极均电连接于所述第 五匪OS管N5的源极，两个所述第八NMOS管N8的栅极、以及两个所述第九匪OS管N9的栅极皆 电连接于所述第三PMOS管P3的漏极，且两个所述第九匪OS管N9的源极接地；且所述第一 NMOS管Nl、所述第一 MOS管单元、以及所述第二MOS管单元还共同构成一电流镜结构；
[0053]另外，所述第三负载串中第一个第二匪OS管N2的漏极、以及每一所述第四负载串 中的第一个第三NMOS管N3的漏极还皆电连接于所述第五反相器INV5的输入端，所述第十一 匪OS管Nll的源极和漏极短接，所述第十NMOS管NlO的漏极经连接所述第^^一匪OS管Nll的 源极后亦电连接于所述第五反相器INV5的输入端，且所述第十WOS管NlO和第十一 NMOS管 Nll的栅极、以及所述第五反相器INV5的输出端还皆电连接于所述第六反相器INV6的输入 端，所述第六反相器INV6的输出端还电连接有一第七反相器INV7,且所述第七反相器INV7 的输出端即为所述多值低电压复位检测模块LVR的复位信号输出端。
[0054]进一步优选的，所述第一倒比管PO的栅极电连接于所述第三反相器INV3的输出 端；
[0055]所述第三PMOS管P3的栅极电连接于所述第一反相器INVl的输出端；
[0056]所述第二负载串由三个串联连接的第二PMOS管组成，三个所述第二PMOS管的栅极 分别电连接于所述第一反相器INV1、第二反相器INV2、第四反相器INV4的输出端；
[0057]其中一个所述第四负载串中的第一个第三NMOS管N3的栅极电连接于所述第一反 相器INVl的输出端，余下两个所述第四负载串中的第一个第三NMOS管N3的栅极均电连接于 所述第二反相器INV2的输出端；
[0058] 所述第四匪OS管N4的栅极和第五匪OS管N5的栅极均电连接于所述第一反相器 INVl的输出端。
[0059] 在本发明中，该复位模块还包括有一用以滤除电源上的干扰信号的边沿延时检测 模块PD，所述边沿延时检测模块PD包括第五PMOS管至第^^一PMOS管P5、P6、P7、P8、P9、P10、 Pl 1、第十二匪OS管N12、第十三匪OS管N13、第一施密特触发器SMTl、第二施密特触发器 SMT2、以及第二与非门NAND2,其中，
[0060] 所述第五PMOS管P5的源极和漏极短接，且其源极还电连接于外部电源，所述第六 PMOS管P6串接在所述第五PMOS管P5的漏极和第十二匪OS管N12的漏极之间，且所述第五 PMOS管P5、第六PMOS管P6、以及第十二NMOS管N12的栅极分别电连接于所述第七反相器INV3 的输出端，所述第十二NMOS管N12的源极接地;所述第九PMOS管P9的源极和漏极短接，且其 源极还电连接于外部电源，所述第十PMOS管PlO串接在所述第九PMOS管P9的漏极和第十三 匪OS管N13的漏极之间，且所述第九PMOS管P9、第十PMOS管P10、以及第十三NMOS管N13的栅 极分别电连接于所述第一施密特触发器SMT1的输出端，所述第十三NMOS管Nl 3的源极接地， 所述第一施密特触发器SMTl的输入端电连接于所述第六PMOS管P6的漏极;所述第二施密特 触发器SMT2的输入端电连接于所述第十PMOS管PlO的漏极，所述第二施密特触发器SMT2的 输出端、以及所述第七反相器INV7的输出端还分别电连接于所述第二与非门NAND2的两个 输入端，所述第二与非门NAND2的输出端还电连接有一第八反相器INV8,所述第八反相器 INV8的输出端即为所述边沿延时检测模块ro的信号输出端；
[0061 ]另外，所述第七PMOS管P7和第八PMOS管P8的栅极分别电连接于所述第六PMOS管P6 的漏极，且所述第七PMOS管P7的源极和漏极、以及所述第八PMOS管P8的源极和漏极还皆接 地;所述第十一PMOS管Pll的栅极电连接于所述第十PMOS管PlO的漏极，且所述第^^一PMOS 管Pll的源极和漏极还均接地。
[0062] 在本发明中，所述上电复位模块POR包括第十二PMOS管P12、第十三PMOS管P13、第 十四NMOS管N14、第十五NMOS管N15、以及第三施密特触发器SMT3,其中，
[0063]所述第十二PMOS管P12的漏极和源极短接，且所述第十二PMOS管P12的源极、所述 第十三PMOS管P13的源极、以及所述第十四匪OS管N14的栅极皆分别电连接于外部电源，所 述第十四NMOS管N14的源极接地，其漏极电连接于所述第十二PMOS管P12的栅极，所述第十 五NMOS管N15的源极和漏极均接地，其栅极电连接于所述第十三PMOS管P13的漏极;所述第 三施密特触发器SMT3的输入端亦电连接于所述第十三PMOS管P13的漏极，所述第三施密特 触发器SMT3的输出端电连接有一第十反相器INV10,所述第十反相器INVlO的输出端即为所 述上电复位模块POR的复位信号输出端。
[0064]优选的，在所述第三施密特触发器SMT3的输出端和所述第十反相器INVlO的输入 端之间还串接有一第九反相器INV9。
[0065]本发明所述的自动复位模块对集成电路进行复位操作的工作原理为：
[0066]首先，对本发明所述的多值低电压复位检测模块LVR、上电复位模块P0R、以及边沿 延时检测模块ro的工作原理进行说明：
[0067] 1)多值低电压复位检测模块LVR
[0068]附图4是本发明所述多值低电压复位检测模块的电路图，其原理叙述如下:其中第 一倒比管PO等效为一个大电阻，电流从第一倒比管PO流到第一匪OS管Nl，再从第一NMOS管 Nl流到地，由于第一倒比管PO的沟道电阻很大，该电流值通常小于ΙμΑ。第一 NMOS管Nl的漏 极D和栅极G都连接到信号Wl点，这种连接方式称为MOS二极管连接，其电压一电流特性类似 于一个二极管，即使电流在一定范围内发生变化，Wl点的电压也基本维持在约一个NMOS管 的阈值电压附近;第一匪OS管Nl、所述第一 MOS管单元Gl、以及所述第