模拟存储器的制作方法

专利名称：模拟存储器的制作方法
技术领域：
本发明涉及一种模拟存储器，特别是涉及由于抑制了寄生电容的影响而适于Y / C分离电路的模拟存储器。
技术背景模拟电视信号以NTSC(National Television Standards Committee:全国电牙见标准委员会)制式、PAL(Phase Alternation by Line: 逐4亍倒相)制式、SECAM(Sequential Couleur Avec Memoire:顺序传送与存储彩色电视系统)制式为代表。这种模 拟电视信号由表现画面明亮度的亮度信号Y和表现画面的色彩 浓淡程度的色度信号C合成，作为合成信号SC而被发送。因此，在模拟电视信号处理中，重要的是将发送过来的合 成信号SC分离为亮度信号Y和色度信号C的Y/C分离电路。在此，以合成信号SC的直流分量的信号强度来表示亮度信 号Y。另一方面，如图3所示，将色度信号C作为按每一个水平 线相互错开180度相位的高频信号而叠加到亮度信号Y。因此，如图4所示，通过将一方的水平线延迟l个水平扫描 期间并与另一方的水平线相加，可以构成从合成信号SC中仅提 取亮度信号Y的陷波滤波器。另外，通过将一方的水平线延迟l 个水平扫描期间并从另 一方的水平线减去，可以构成从合成信号SC中仅提取色度信号C的带通滤波器。即，在Y/C分离电路中， 需要用于使合成信号SC延迟的模拟存储器。图5示出了与现有技术有关的模拟存储器的一例。此外， 为了简化说明而在图5中设有4组开关电容器部SC,但是实际上 设置有与相对输入信号V i n所需的延迟时间对应的数量的开关 电容器部SC。在各个开关电容器部SC1 ~ SC4中，电容元件C1 C4用于 将基于输入信号Vin的电荷进行充i丈电。并且，电容元件C1 C4在其一端共同地连接有第一M0S晶体管Minl ~ Min4及第二 MOS晶体管Moutl ~ Mout4的源极，另夕卜，其另一端处接地。另 外，第一MOS晶体管Minl ~ Min4的漏极连接到充电用配线Lin, 施加成为延迟对象的输入信号Vin。另一方面，第二MOS晶体 管Moutl ~ Mout4的漏极经过放电用配线Lout连接至运算放大 器OP的非反转输入端子+ 。此外，运算放大器OP的反转输入端 子-和输出端子连接以形成负反馈。即，在各个开关电容器部SC1 ~ SC4中，第一MOS晶体管 Mini ~ Min4作为基于输入信号Vin对电容元件Cl ~ C4进行充 电的充电用开关而发挥功能。另一方面，第二MOS晶体管 Moutl ~ Mout4作为将电容元件C1 ~ C4i丈电的》丈电用开关而发 挥功能。在这样的结构中，通过对各个开关电容器SC1 ~ SC4中设置 的第一MOS晶体管Mini ~ Min4及第二 MOS晶体管Moutl ~ Mout4的栅极进行导通/截止控制，从而在运算放大器中将输入 电压Vin延迟切换周期的量而输出。作为关联^支术文献，例如举出以下的专利文献。专利文件l:日本特开2006 - 186562发明内容发明要解决的问题在上述的模拟存储器中，在放电用配线Lout上连接有构成 各个开关电容器部SC1 ~ SC4的第二MOS晶体管Moutl ~ Mout4 的漏极。并且，在各个第二MOS晶体管Moutl ~ Mout4中，在漏
极-基板间潜在地存在数飞(F)的寄生电容。在此，由于各个电容元件的电容值为皮(P)等级，因此认为可忽略寄生电容。但是，如前所述，设置了与对于输入信号Vin所需的延迟时间对应的数量的开关电容器部sc。例如，设输入信号Vin为叠加了以3.58MHz为中心波形的色度信号C的合成信 号SC。此时，为了以色度信号C的4倍的采样频率对合成信号SC 进行采样，在NTSC制式中水平扫描频率为15.734Hz,因此设置 为了对1个水平线进行采样的911个开关电容器部SC。于是，在 放电用配线Lout中，与911个第二MOS晶体管Mout的漏极连接， 因此导致放电用配线Lout中潜在地存在的寄生电容的合计成为 皮(P)等级，上述寄生电容对输入信号Vin和输出信号Vout产生 难以忽视的较大的误差。 用于解决问题的方案鉴于以上情况，本发明的模拟存储器的特征在于，设有第 一至第三存储器模块，该第一至第三存储器模块具备'.保持与 输入信号相应的电荷的多个电容元件、输送上述电荷的输出配MOS晶体管，在上述第一存储器模块中上述电容元件和上述输 出配线依次被连接而从上述输出配线向緩冲电路输出信号时， 在上述第二及上述第三存储器模块中，上述电容元件和上述输 出配线的所有连接被切断，连接上述第一存储器模块中的上述 输出配线和上述第二存储器模块中的上述输出配线。另外，特征在于，上述第一存储器模块中的上述输出配线 和上述第三存储器模块中的上述输出配线未被连接。另外，特征在于，上述输入信号经过共同的输入配线施加 到上述第一至第三存储器模块。另外，特征在于，上述緩冲电路由运算放大器构成，连接
上述运算放大器的反转输入端子和输出端子使得形成负反馈。 发明的效果在本发明的模拟存储器中，通过将放电用配线分割为多 个，能够减少与每个配线的放电用配线连接的第二MOS晶体管 的数量。因此，能够与所需的延迟时间无关地抑制潜在地存在 于每个配线的放电用配线上的寄生电容的总量。进而，在当前阶萃殳正在》文电的一个》文电用配线与在下一阶 段放电的另 一个放电用配线相连接的状态下，从一个放电用配 线输出信号，因此能够在切换到另 一个放电用配线时防止输出 信号失真。


图l表示本发明的模拟存储器的电路图。图2表示本发明的模拟存储器的时序图。 图3是用于说明色度信号的波形图。 图4是用于说明Y/C分离电路的框图。 图5表示现有技术中的模拟存储器的电路图。 附图标记说明SC:开关电容器部；Min:第一MOS晶体管；Mout:第二 MOS晶体管；C:电容元件；Lin:充电用配线；Lout:放电用 配线；SL:配线选4,开关；OP:运算i文大器；Vin:输入信号； Vout:输出信号。
具体实施方式
下面，参照附图详细地说明本发明的模拟存储器。首先，参照图l,说明本发明的模拟存储器的结构。开关电容器部SC11由电容元件Cll 、第一MOS晶体管Minll以及第二MOS晶体管Moutll构成。在以下的说明中，以 设置了 16组相同的开关电容器部SCll ~ SC44的结构为例进行 说明，但实际上设置了与对于输入信号Vin所需的延迟时间对应 的数量。例如，设输入信号Vin为叠加了以3.58MHz为中心波形 的色度信号C的合成信号SC。此时，为了以色度信号C的4倍的 采样频率对该合成信号S C进行采样，在N T S C制式中水平扫描 频率为15.734Hz,因此设置为了对1个水平线进行采样的911个 开关电容器部SC。在此，在各个开关电容器部SCll ~ 44中，电容元件C11-44用于对基于输入信号Vin的电荷进行充放电。并且，电容元件 Cll ~ 44在其一端共同地连接第一MOS晶体管Min11 ~ Min44及 第二MOS晶体管Moutll -Mout44的源极，另外其另一端接地。在上述结构中，第一MOS晶体管Minll ~ Min44作为基于输 入信号Vin对电容元件Cll ~ 44进行充电的充电用开关而发挥 功能。另一方面，第二MOS晶体管Moutll ~ Mout44作为使电容 元件Cll ~ 44进行放电的放电用开关而发挥功能。具体地说，第一MOS晶体管Minll ~ Min44的漏极共同地连 接到充电用配线Lin，施加成为延迟对象的输入信号Vin。另 一方面，第二MOS晶体管Moutll ~ Mout44的漏极连接在 放电用配线Loutl ~ 4中的任一个上。具体地说，在第二MOS晶 体管Moutll ~ Moutl4上共同地连接有放电用配线Loutl。另夕卜， 在第二MOS晶体管Mout21 ~ Mout24上共同地连接有放电用配 线Lout2。另外，在第二MOS晶体管Mout31 ~ Mout34上共同地 连接有放电用配线Lout3。并且，在第二MOS晶体管Mout41 ~ Mout44上共同地连接有放电用配线Lout4。并且，放电用配线Loutl ~ Lout4经过各自具备的配线选择 开关SL1 ~ SL4共同连接到运算放大器OP的非反转输入端子+ 。在此，运算放大器OP是将反转输入端子-和输出端子相连 接使得形成负反馈的输出级。在本发明的模拟存储器中，特征在于抑制潜在地存在于各个放电用配线Loutl ~ Lout4中的寄生电容的影响。也就是说， 在各个第二MOS晶体管Moutll ~ Mout44中，在漏极-基板间潜 在地存在数飞(F)的寄生电容。因此，存在于放电用配线Lout上 的寄生电容的总量与所连接的开关电容器部S C的设置数量成 比例地变大。这一点在现有技术的模拟存储器中，由于放电用 配线Lout是一组，因此在增加为了使延迟时间变大的开关电容 器部SC的设置数量时，寄生电容与该数量成比例地变大，输入 信号与输出信号间的误差变大。另一方面，在本发明的模拟存储器中，与开关电容器部SC 的设置数量无关地将寄生电容抑制为固定值。具体地说，利用 配线选择开关SL1 ~ SL4,适当地控制运算放大器和放电用配线 Loutl ~ Lout4的连接，抑制寄生电容的影响。下面，说明与本 实施方式有关的模拟存储器的动作，以明确抑制寄生电容的影 响的原理。图2表示本实施方式的模拟存储器的时序图的 一例。此外， 在以下的说明中，为了简化说明，以在最小期间延迟的情况为 例，但实际上在一个开关电容器部SC中，充电与放电的期间例 如可取l个水平扫描期间。另外，设为将输入信号Vin输入充电 用配线Lin。另外，i殳在动作前的状态下，配线选4奪开关SL1 SL4 、第一 MOS晶体管Mini 1 ~ Min44以及第二 MOS晶体管 Moutll ~ Mout44全部截止。另外，设时间T0 T16为分别相等 的时间。最初，配线选择开关SL1及SL2导通，放电用配线Loutl及 Lout2与运算放大器的非反转输入端子+连接。
在这种状态下，首先，在时间TO,第一MOS晶体管Minll 导通，电容元件C11与充电用配线Lin被连接。其结果在开关电 容器部SC11中，与时间Tl的输入信号Vin相应的电荷一皮充电至 电容元件Cll。即，时间Tl的输入信号Vin的信息保持到电容元 件Cll。接下来，在时间Tl,第一MOS晶体管Minll截止，并且第 一MOS晶体管Minl2及第二MOS晶体管Moutll导通。于是，电 容元件C12与充电用配线Lin被连接，并且电容元件C11与》文电 用配线Loutl被连接。其结果，在开关电容器部SC12中，与时 间T2的输入信号Vin相应的电荷被充电至电容元件C12。另外， 在开关电容器部SC1中，将保持在电容元件C11中的电荷放电至 放电用配线Loutl,从运算放大器OP输出时间Tl的输入信号Vin 的信息。即，在时间T2，将时间Tl的输入信号Vin的信息延迟 并输出。在此，在时间Tl,配线选择开关SL1及SL2导通，配线选择 开关SL3及SL4截止。因此，在时间T1，在运算放大器OP的非 反转输出端子+上仅连接有放电用配线Loutl及Lout2。因而， 虽然本实施方式的模拟存储器具备16组开关电容器部SC,但给 输出信号Vout带来影响的寄生电容被抑制为仅第二MOS晶体管 Moutll ~ Mout24这8个部分。此外，如上所述，在实际的模拟 存储器中，为了对输入信号Vin的l个水平线进行采样，设有例 如911组开关电容器部SC，放电用配线Lout也4皮分割为更多。 因此，在本实施方式的模拟存储器中放电用配线Lout被分割为4 组，因此仅限于将寄生电容的影响抑制为一半，但在实际的模 拟存储器中，根据放电用配线Lout的分割数量，寄生电容的抑 制效果变大。例如，设将放电用配线Lout分割为10。在这种情 况下，在动作时由于在运算放大器OP中仅连接两个放电用配线 Lout,因此寄生电容的影响被抑制为20%。之后，在时间T2 T4也进行相同的动作。接下来，当动作从时间T4向时间T5转换时，配线选择开关 SL1截止，配线选择开关SL2及SL3导通。也就是说，将放电用 配线Lout2及Lout3连接到运算放大器OP的非反转输入端子+ 。然后，在时间T5，第一MOS晶体管Min21及第二MOS晶体 管Mout 14截止，并且第一MOS晶体管Min22及第二 MOS晶体管 Mout21导通。于是，电容元件C22与充电用配线Lin纟皮连接，并 且电容元件C21与放电用配线Lout2被连接。其结果，在开关电 容器部SC22中，与时间T5的输入信号Vin相应的电荷淨皮充电到 电容元件C22。另外，在开关电容器部SC21中，保持在电容元 件C21中的电荷被放电到放电用配线Lout2,从运算放大器OP 输出时间T4的输入信号Vin的信息。之后，在时间T6 T16也进行相同的动作。然后，当动作 从时间T8向时间T9、 /人时间T12向时间T13转:换时，也如图2的 时序图那样对配线选择开关SL1 ~ SL4进行切换。在此，在本实施方式中，在时间T0 T4,配线选择开关SL1 及SL2导通。但是，在此期间由于作为放电对象的开关电容器 部SCll ~ SC14仅连接在放电用配线Loutl上，因此认为使配线 选择开关SL2截止从而减小寄生电容的总量更能降低寄生电容 对输出信号Vout的影响。同样地，也可以认为在时间T5 ~ T8仅 使配线选择开关SL2导通、在时间T9 T12仅使配线选择开关 SL3导通、在时间T13 ~ T16仅使配线选择开关SL4导通更能降低 寄生电容的影响。但是，在进行了上述动作的情况下，在切换 配线选择开关SL1 ~ SL4的前后，即时间T4和时间T5、时间T8 和时间T9、时间T12和时间T13，产生导致输出信号Vout的连续 性中断并生成噪声的问题。
具体地说明如下，在时间TO T4内，在运算放大器OP的非 反转输入端子+上仅连接放电用配线Loutl。因此，在时间TO ~ T3，放电用配线Loutl的寄生电容也被充放电。但是，在从时间 T4切换到时间T5的瞬间，放电用配线Loutl的寄生电容完全不 能放电。另一方面，在该瞬间，没有将电荷充电到存在于放电 用配线Lout2中的寄生电容。然后，当切换至时间T5时，残存于 放电用配线Loutl中的电荷没有被放电，并且电容元件C21的一 部分电荷4皮充电到力文电用配线Lout2的寄生电容。因此，在时间 T4和时间T5，输出信号Vout的连续性遭到极大破坏。在时间T8 和时间T9、时间T12和时间T13也相同。另 一方面，在本实施方式中，在时间T4，配线选择开关SL1 及配线选择开关SL2导通。因此，即使从时间T4切换到时间T5、 配线选择开关SL1截止、配线选择开关SL2及配线选择开关SL3 导通，电荷也残存于配线选择开关SL2的寄生电容中。因此， 在时间T4和时间T5，降低了输出信号Vout的连续性的中断。在 时间T8和时间T9 、时间T12和时间T13也相同。以上，在本发明的模拟存储器中，放电用配线Lout被分离 为多个，因此可以减少在同一时刻连接至运算放大器OP的非反 转输出端子+上的第二MOS晶体管Mout的数量。因此，可以抑 制给输出信号Vo ii t带来影响的寄生容量的总量。另外，在本发明的模拟存储器中，由于将在当前阶段正在 放电的一个》文电用配线Lout和在下一阶賴:;故电的另 一个力文电用 配线Lout同时连接至运算放大器的非反转输出端子+上，因此 即使切换配线选择开关SL也能够降低表现在输出信号Vout中 的寄生电容的影响。此外，本次 ^开的实施方式，应该认为在所有方面是例示 而不是限制性的。本发明的范围不是上述实施方式的说明，而 是由权利要求书示出，进而包含与权利要求书同等的意义及范 围内的所有变更。例如，在本实施方式的模拟存储器中，在不伴随有配线选择开关SL切换的期间、即时间T0 T3、 T6~T7、 T10 T11及 T14-T15,配线选择开关SL始终有两处导通。但是，本发明不 限于上述控制方式，在伴随有配线选择开关SL切换的期间、即 时间T4、 T5、 T8、 T9、 T12、 T13及T16，只要进行控制使得与 当前阶段和下 一 阶段有关系的配线选择开关SL导通，也可以是 其它的控制方式。另外，在本实施方式的模拟存储器中，在一个开关电容器 部SC中构成为使充电和放电的期间最小。但是，本发明不限于 此，而是可以自由"i殳定充电和》文电的时间。例如，在Y/C分离 电路中，在一个开关电容器部SC中充电与放电的时间例如可以 取l个水平扫描期间。
权利要求
1.一种模拟存储器，其特征在于，设有第一至第三存储器模块，该第一至第三存储器模块具备保持与输入信号相应的电荷的多个电容元件；输送上述电荷的输出配线；以及切换上述电容元件与上述输出配线的连接状态的多个MOS晶体管，在上述第一存储器模块中上述电容元件和上述输出配线依次被连接而从上述输出配线向缓冲电路输出信号时，在上述第二及上述第三存储器模块中上述电容元件和上述输出配线的所有连接被切断，上述第一存储器模块中的上述输出配线和上述第二存储器模块中的上述输出配线被连接。
2. 根据权利要求1所述的模拟存储器，其特征在于， 上述第一存储器模块中的上述输出配线和上述第三存储器模块中的上述输出配线未被连接。
3. 根据权利要求1所述的模拟存储器，其特征在于，上述输入信号经过共同的输入配线施加到上述第 一 至第三 存储器模块。
4. 根据权利要求1所述的模拟存储器，其特征在于， 上述緩沖电路由运算放大器构成，连接上述运算放大器的反转输入端子和输出端子而形成负 反馈。
全文摘要
提供一种模拟存储器。在现有技术的模拟存储器中，放电用配线(Lout)的寄生电容与开关电容器部(SC)的组数成比例地变大。为了减少寄生电容的总量，将放电用配线(Lout)分割为多个，同时使连接到运算放大器(OP)的非反转输出端子(+)上的第二MOS晶体管(Mout)的数量减少。进而，将与当前阶段和下一阶段相关的放电用配线(Lout)双方都连接至运算放大器(OP)的非反转输出端子(+)上，使得在切换配线选择开关(SL)的前后对寄生电容的影响度不产生差别。
文档编号H04N9/78GK101155315SQ200710153868
公开日2008年4月2日 申请日期2007年9月13日 优先权日2006年9月27日
发明者女屋正人, 芹泽俊介 申请人:三洋电机株式会社;三洋半导体株式会社