专利名称：同步传递数据至具有参考时钟信号的网络的方法和系统的制作方法
背景技术：
Ⅰ．发明领域本发明涉及用于同步传递数据至具有参考时钟的网络的方法和系统。更具体地说，本发明涉及切换具有外部定时基准的同步数据端口上的两个或多个不同的数据源的一种改进的新颖方法和设备。
Ⅱ．相关技术的描述在数字通信领域，存在若干公知的标准，用于从一个通信装置传递串行数据至另一个通信装置。这些标准包括RS-232、RS-422、T1以及E1等等。根据这些标准，二进制数据由串行驱动器装置经串行通信线路发送，而在串行通信线路的另一端由串行接收机装置接收。在同步数据通信系统中，按照参考时钟信号的定时来发送此二进制数据。
在需要高速、可靠的数据通信的通信系统中，诸如在电信网应用中，时常提供冗余的通信资源。例如，对于串行驱动装置，系统结构可以提供“一加一”的冗余配置，从而当一个驱动器失效时，将另一个驱动器切换至通信线路，以提供与接收机装置的连续的数据通信。
可以在08/513,306号美国专利申请中发现使用高速、冗余通信资源的无线通信系统的一个例子，该申请题目为“用于提供可靠的分组交换互连系统的方法和设备”，在1995年8月9日提交，转让给本发明的受让人，并且合并于此。在刚刚提及的专利申请中，揭示了一种冗余分组交换结构，它包括一个通过ISDN交换与公用电话交换网(PSTN)通信的蜂窝网基站。在将蜂窝网基站连接至PSTN的网络接口资源之间提供硬件冗余度。
例如，考虑
图1的无线通信系统100。图1描述了与基站控制器分系统(BSC)114通信的基站收发两用机分系统(BTS)102。在前向链路上，BSC分配和合并分系统(BSC DISCO)118把来自各种源(未示出)的话音信号和其他数据传送至BSC网络接口设备(BSC NIE)116，以进一步传送至BTS102。BSC NIE116将话音信号和数据以及时钟信号经T1线路112传送至BTS网络接口设备(BTSNIE)110。NIE110和116使T1格式和基站通信网(BCN)格式之间相互转换，这两个网络接口设备中的每一个可以是逆多路复用器(IMUX)、信道业务单元(CSU)或其他传统类型的接口。BTS NIE110将数据经线路108传送至驻留在BTSDISCO104内的N块基站通信网接口板(BCNIC)106A-106N中的至少一块接口板。然后BTS DISCO104将输入数据传送至合适的BTS102资源(未示出)，而BTS102资源又将数据发送至一个或多个移动台(MS)101。沿相反的路径建立从MS至BSC的反向链路。BSC DISCO118与BTS DISCO104在性质上和结构上是相似的，并且在上述的美国专利申请08/513,306中有进一步的描述。BSC DISCO118也可以采用本发明，与其他的BSC(未示出)通信。
如图1所示，对于BCNIC106A-106N可以提供数量级为1∶N的硬件冗余度。当BCNIC之一(例如BCNIC106A)出故障时，就自动地将BCNIC106N切换进去，以替代出故障的单元。还有，在力图避免灾难性故障时，由控制器105依次对BCNIC 106A-106N进行测试，其做法是每次使一个BCNIC“脱机”，以进行如在上述08/513,306号申请中描述的诊断性的和功能性的测试。当每个BCNIC106A-106N完成脱机测试后，就将它放回，使其投入使用，然后使下一个BCNIC106A-106N退出使用，以便进行测试。时常将这种由控制器105进行的循环顺序测试称之为“巡回测试”，并且使灾难性故障的几率降低了几个数量级。于是，有两种状况切换BCNIC106A-106N，使之投入和退出使用出于维护的目的(即巡回测试)，以及实际出故障。
当在这些冗余的通信资源之间切换时，显然希望消除数据的任何丢失和讹误，因为数据可能是不可恢复的，并且在任何情况下，在发现错误以及或许复原后，可能要花费大量的时间来使BTS NIE110与BSC NIE116重新同步。在极高的数据速率(诸如数量级为10Mbps)下，由于使一个“脱机”的数据源进入“联机”状态需要有限的切换时间，在冗余数据源之间作无差错切换的问题更加严重。那就是说，在高速数据的单个时钟脉冲之内，可能无法可靠且自动地切换BCNIC106A“脱机”并切换替代的BCNIC106N“联机”。
例如，在10Mbps的示范数据速率下，考虑BCNIC106A的定时数据进/出BTSNIE110。在此数据速率下，时钟周期是100ns，这意味着一个时钟脉冲只有50ns为高电平或低电平。如果考虑到时钟跳动(jitter)、时钟歪斜(skew)以及时钟驱动器不同批的元件变化等事实，时钟脉冲将不是理想的方波，而持续时间可能只有30ns至40ns。为了在两块冗余电路板之间作可靠的切换而不丢失数据，“脱机”的BCNIC106N需要检测特定的时钟边沿，然后接通它的数据驱动器，而“联机”的BCNIC106A需要准确地检测同一时钟边沿，然后在“脱机”的BCNIC106N接通其数据驱动器之后，“联机”的BCNIC106A断开其数据驱动器。时常将这种切换方式称为“先通后断”。并非所有这些事件都准确发生的几率很高，在那种情形下，BCNIC106A和106N能在同一时间内驱动出数据，造成在比单个时钟脉冲更长的时间(可能大于50ns)内争用信息，从而导致数据中的差错。另一方面，作有效的“先通后断”切换的失败会导致有一段时间BCNIC106A和106N都不驱动数据或时钟信号。因此，需要一种方法和系统，以提供冗余高速数据源之间的可靠切换。
在BSC NIE116和BTS NIE110之间在T1线路上的一种传统的网络接口中，BSCNIE114提供网络参考时钟信号以同步地传送数据。BTSNIE110可以根据网络参考时钟、内部振荡器(未示出)或者分开的稳定时间基准(诸如GPS接收机(未示出))，导出本地发送时钟信号。BTS NIE110将本地发送时钟提供给BCNIC106A-06N。响应于本地发送时钟信号，从BC NIC106A-106N按时输出数据，并且送入BTS NIE110。响应于由BSC NIE116提供的网络参考时钟信号，从BTS NIE110按时输出数据，经T1线路112至BSC114，用于再传送至其目的地址。根据工业标准，把BSC NIE116和BTS NIE110之间的T1线路112上按时钟信号输出的数据分成帧，保留每一帧的第193个比特，用于开销信令或同步。在这个第193个比特期间，从BSC NIE116在前向链路上不提供用户数据，因而，响应于第193个网络参考时钟信号，BS NIE110一般也不在反向链路上向BSCNIE116提供用户数据。为此，BTS NIE110在产生供BCNIC106A-106N用的本地发送时钟信号时，一般不再产生第193个网络参考时钟信号。应该注意，在第193个网络参考时钟信号与本地发送时钟信号之间可以有一些延迟。
在BTS NIE110中，为了计及由诸如电缆长度延迟(其数量级为1.5ns/英尺)、在BSC114交换设备和BTS102设备中的延迟以及时钟容差等造成的这个网络时钟信号的不确定性，在串行数据路径中提供FIFO(在图1中未示出)并且缓存数据是一项传统的设计内容。当在诸如BCNIC106A-106N等冗余数据源之间切换或“巡回测试”时，为了允许有所需的“安全裕度”，这一FIFO也是有用的。由这一FIFO提供的“安全裕度”正比于其深度。FIFO越深，能够存储的数据就越多，于是如果数据由BCNIC106A-106N按时钟信号存入其中的速度比数据由NIE110按时钟信号输出至T1线路112更快，则FIFO会上溢的时间越长。然而，较深的FIFO一般要比较浅的FIFO更贵。此外，不管FIFO有多深，如果BCNIC106A-106N丢失来自网络的数个时钟脉冲，FIFO仍然会因下溢而无法避免数据差错，因而无法传送任何数据。在任何一种情形中，下溢或上溢一般将造成NIE110的复原并需要与之相随的重新同步时间。
在一个理想的系统中，NIE110中的FIFO将保持半满。此外，在该理想系统中，切换冗余数据源将在瞬间发生，而数据没有任何差错或间隙。然而，由于上面提到的不确定性以及高速数据通信的需要，显然需要能够可靠地切换冗余数据源而不引入数据差错的可靠的高速数据系统。
发明概要本发明的目的是提供用于同步地传递数据至具有参考时钟信号的系统和方法。
在一方面，本发明提供用于同步地传递数据至具有参考时钟信号的系统，该系统包括第一和第二数据源，将每个数据源耦合至一个数据连接和一个时钟连接，每个数据源用于在所述的数据连接上发送数据信号和在所述时钟连接上发送发送时钟信号；FIFO，耦合至所述数据连接、所述时钟连接和所述网络，用于响应于所述发送时钟信号接收所述数据信号，并且响应于所述参考时钟信号将所述数据信号提供至所述网络，所述FIFO产生状态指示信号；本地时钟发生器，耦合至所述网络、所述FIFO以及所述第一和第二数据源，用于响应于所述参考时钟信号和所述状态指示信号产生所述发送时钟信号。
在另一方面，本发明提供用于同步地传递数据至具有参考时钟信号的方法，该方法包括在数据连接上发送数据信号；在时钟连接上发送发送时钟信号；响应于所述发送时钟信号接收FIFO中的所述数据信号；响应于所述参考时钟信号把来自所述FIFO的所述数据信号提供给所述网络；在所述FIFO中产生状态指示信号；响应于所述参考时钟信号和所述状态指示信号产生所述发送时钟信号。
在又一方面，本发明提供一种设备，用于将装置连接至网络，以在它们之间传递数据，所述设备包括第一和第二格式化电路，用于对在装置和网络之间传递的数据进行格式化；时钟发生器，用于产生时钟信号，接入该时钟信号的格式化电路产生各自的传递时钟信号；数据缓存器，用于响应于传递时钟信号和网络时钟信号，缓存格式化电路和网络之间的数据；控制器，控制选择第一和第二格式化电路中的一个用于在装置和网络之间传递数据，安排第一和第二格式化电路，以便控制器在第一和第二格式化电路之间进行选择时，在一段时间间隔内暂停产生传递时钟信号。
实施本发明的一个系统可以包括第一和第二数据源，将每个数据源耦合至一个数据连接和一个时钟连接，每个数据源用于在数据连接上发送数据信号和在时钟连接上发送时钟信号。响应于发送时钟信号，把数据信号和时钟信号按时存入驻留于NIE中的FIFO。响应于参考时钟信号，FIFO提供数据信号给网络。FIFO产生指出其填充程度的状态指示信号，并将此状态指示信号提供给本地时钟发生器，该本地时钟发生器响应于参考时钟信号产生发送时钟信号。系统还可以包括控制器，用于切换第一和第二数据源。
在实施本发明的一个系统中，当切换第一和第二数据源时，每个第一和第二数据源在一段比参考时钟信号的单个周期的持续时间更长的时间内将发送时钟信号保持在预定的逻辑电平上。还有，当切换第一和第二数据源时，每个第一和第二数据源在一段比参考时钟信号的单个周期的持续时间更长的时间内将数据信号保持在预定的逻辑电平上。时钟信号和数据信号的这一“间隙”使得第一和第二数据源能够以高速执行无断层的“先通后断”切换而不使数据或时钟信号产生讹误。在一个较佳的实施例中，每个第一和第二数据源包括一个处理器，用于将数据信号格式化为预定的数据格式，该格式具有由同步标志分开的数据帧，并且系统只在一个同步标志期间切换第一和第二数据源。
为了克服FIFO由于反复切换而可能发生的下溢，FIFO产生状态指示信号。响应于这个指示信号，本地时钟发生器改变发送时钟信号的平均速率。具体而言，当所述FIFO包含的数据比特少于预定数目时，本地时钟发生器增加所述发送时钟信号的平均速率，而当所述FIFO包含的数据比特多于预定数目时，本地时钟发生器减少发送时钟信号的平均速率或使其保持恒定。在较佳实施例中，数据比特的预定数目大约是所述FIFO的数据比特容量的一半。于是，本发明可以补偿“有间隙的”时钟脉冲，并“赶上”外部网络参考时钟信号，保持FIFO半满。
至少在两个实施例中可以实现本地时钟发生器。在第一实施例中，本地时钟发生器包括具有第一输入端、第二输入端和输出端的逻辑电路，第一输入端耦合至网络，用于接收参考时钟信号，第二输入端耦合至FIFO，用于接收状态指示信号，而输出端用于将发送时钟信号提供给第一和第二数据源。如果FIFO包含多于预定数目的数据比特，则逻辑电路每隔N个所述参考时钟信号的脉冲就删除一个脉冲；如果FIFO包含少于预定数目的数据比特，则所述逻辑电路不删除任何参考时钟信号脉冲。在示范的T1系统中，N等于193。于是，如果FIFO低于半满，则第193个参考时钟信号脉冲(它对应于T1格式的信令或开销比特)不被删除。这使得发送时钟信号的平均速率增加了193/192倍，使进FIFO的数据速率可赶上出FIFO的数据速率，由此使它保持半满。
在第二实施例中，本地时钟发生器包括一个具有第一输入端、第二输入端和输出端的压控振荡器(VCO)电路，第一输入端耦合至网络，用于接收参考时钟信号，第二输入端耦合至FIFO，用于接收状态指示信号，输出端用于将发送时钟信号提供给第一和第二数据源。在此第二实施例中，VCO电路响应于状态指示信号的电压值而改变发送时钟信号的频率，当FIFO低于半满时，VCO电路提高发送时钟信号的频率，而当FIFO高于半满时，VCO电路降低发送时钟信号的频率或使之保持恒定。此第二实施例还包括具有输入端和输出端的环路滤波器，输入端耦合至FIFO，用于接收状态指示信号，输出端耦合至VCO电路的第二输入端，从而该环路滤波器插在VCO和FIFO之间，用于滤除状态指示信号。
本发明还提供了使系统运作的方法，由此提供了一种可靠的高速数据系统，该系统能够可靠地切换冗余数据源而不引进数据差错。
附图概述从下面结合附图，对本发明的一个实施例作的详细描述，将使本发明的特征、目的和优点变得更加明显，附图内相同的标记始终表示相同的装置，其中图1是适合与本发明一起使用的通信系统的高级方框图；图2是本发明的系统的方框图；图3是本发明的选择数据和时钟信号对于时间的定时图，描述了本发明的无断层切换；图4是本发明的本地时钟发生器的第一实施例的方框图5是本发明的本地时钟发生器的第二实施例的方框图；图6是本发明的选择数据和时钟信号对于时间的定时图，描述了本发明的间隙恢复方案。
较佳实施例的详细描述现在参看图2，它示出本发明的一个实施例的方框图，包括一个或多个基站通信网接口板(BCNIC)106A-106N以及一个诸如IMUX或C/DSU等BTS网络接口设备(NIE)110。如上所述，按照本领域中熟知的T1格式协议，由BTSNIE110经T1线路112提供网络参考时钟信号。将网络参考时钟信号输入至BTSNIE110，在该处，将网络参考时钟信号传送至FIFO226和本地时钟发生器228的REFCLK输入端。应该注意，在T1格式中，时钟和数据信号在单一线对上发送。因此，提供至FIFO226和本地时钟发生器228的REFCLK输入端的网络参考时钟信号一般由时钟提取器(未示出)从组合的数据/时钟信号中提取。然而，由于网络参考时钟信号的格式可以变化，在示出的图2、4和5中没有画出时钟提取器。
至少响应于网络参考时钟信号，本地时钟发生器228产生本地发送时钟信号TXCI，该信号通过BCNIC106A和BCNIC106B各自的时钟缓存器204和212提供给BCNIC106A和BCNIC106B。还应该注意，在另外的实施例中，本地时钟发生器可以从自己的内部振荡器(未示出)或者诸如GPS接收机等另外的稳定时钟基准(未示出)获得参考时钟信号。本地时钟发生器还可以包括多路复用开关，用于切换不同的时钟基准。然而，由于参考时钟信号源可以变化而不背离本发明，因此在图2、4和5中没有画出多路复用开关，或GPS接收机，或其他替代的参考时钟信号。
在较佳实施例中，BCNIC106A和BCNIC106B是相同的资源，并且与其余的BCNIC106N一起形成N+1冗余。响应于TXCI时钟信号，从BCNIC106A的FIRM218按时输出数据信号TXD-A，同样，响应于TXCI时钟信号，从BCNIC106B的FIRM220按时输出数据信号TXD-B。应该注意，虽然为了揭示的简明起见，将图2中所示的所有的缓存器画成单端器件，但它们可以是差动RS-422驱动器等。
在较佳实施例中，FIRM218和220是处理器ASIC，它们把来自BTS102的数据信号格式化为高级数据链路通信(HDLC)格式。FIRM218和220把数据格式化为HDLC数据帧，这些数据帧被至少一个由独特模式组成的HDLC同步标志隔开。例如，在较佳实施例中，HDLC同步标志的独特模式为“01111110”。当经HDLC格式化的数据信号TXD-A和TXD-B各自的输出启动信号(TXOE-A和TXOE-B)为高电平时，FIRM218和220分别通过数据缓存器206和214把经HDLC格式化的数据信号TXD-A和TXD-B按时输出至数据连接TXD。类似地，当时钟信号TXC-A和TXC-B各自的输出启动信号(TXOE-A和TXOE-B)为高电平时，FIRM218和220分别通过时钟缓存器208和216把从TXCI导出的时钟信号TXC-A和TXC-B按时输出至时钟连接TXC。
把在数据连接TXD上的数据和在时钟连接TXC上的时钟信号分别通过缓存器222和224输入至BTS NIE110，并且提供至FIFO226。FIFO226通过其数据输入端口INDATA与在时钟连接TXC上提供的本地发送时钟信号同步地把输入数据按时存入其写指针。FIFO226通过其输出端口OUTDATA与在其REFCLK端口处提供的网络参考时钟信号同步地把数据按时从其读指针输入。于是，FIFO根据分开的时钟信号把数据按时输入和输出，下面将进一步说明，这两个时钟信号可能相互同步也可能相互不同步。
当切换作为数据源的BCNIC106A和作为数据源的BCNIC106B时，诸如当BCNIC106A出故障或者当进行如在上述08/513,306号专利申请中所描述的维护“巡回测试”时，控制器105分别经控制线CONTROL-A和CONTROL-B向FIRM218和FIRM220发出指令，以根据图3的定时图完成切换。其后FIRM218和220通过经控制线232的协调而执行切换。
图3说明切换两个冗余BCNIC106A和106B时，图2的系统的定时方案。作为时间的函数，图2中的每个有关的时钟和数据信号的名称沿左边的轴列出。在示于图3的例子中，系统切换在时间序列起始处“联机”的BCNIC106A和在时间序列起始处“脱机”的BCNIC106B。在时间序列起始处(图的最左边)，BCNIC106的时钟信号TXC-A正从TXCI导出，并且与TXCI大约有180度相位差。BCNIC106A的数据信号TXD-A为低电平，而BCNIC106A的输出启动信号TXOE-A为高电平。因此，在曲线图时间的起始处，BCNIC106A把数据按时输出至数据连接TXD，把时钟脉冲按时输出至时钟连接TXC。BCNIC106B的输出启动信号TXOE-B为低电平，因而它不能驱动出任何数据或时钟信号至数据连接TXD或时钟连接TXC。
在此例中，时刻T1表示第一个HDLC同步标志的结束，第二个HDLC同步标志的开始。在时刻T2，通过把TXC-A锁定在高电平FIRM218开始“先通后断”的切换过程，由此把当前的数据TXD-A的状态冻结在高电平(HDLC同步标志的第一个“1”)上，并且保持两个连接TXC和TXD为高电平。在稍后的时刻T3，先前“脱机”的BCNIC106B的FIRM220使TXOE-B为高电平，并保持时钟信号TXC-B和数据信号TXD-B为高电平，由此已经出现在两个连接TXC和TXD上的信号电平匹配。于是，从时刻T3到时刻T4,BCNIC106A和106B保持时钟连接TXC和数据连接TXD为高电平。
在时刻T4,FIRM218驱动其输出启动信号TXOE-A为低电平，由此释放对数据连接TXD和时钟连接TXC两者的控制而“脱机”。在其后的某个时刻T5,FIRM220停止保持时钟信号TXC-B为高电平，并开始按时输出数据信号TXD-B至数据连接TXD。注意，在图3的示范执行过程中，正在按时输出数据TXC-B，因而连接TXD是由“联机”的BCNIC106A在时刻T1就开始的第二个HDLC同步标志的剩余部分。在时刻T6，第二个HDLC同步标志结束，并且或是传送开始第三个HDLC同步标志，或是开始传送常规HDLC数据帧。于是，通过使时钟和数据信号“产生间隙”足够长的时间，以确保在冗余数据源之间作可靠的“先通后断”切换，从而提供了一种无差错的切换方法。还有，由于在进行切换期间TXC和TXD都保持在高电平，避免在可能造成数据差错的未知电平处“浮动”。还有，在“先通后断”切换期间，只要连接不“浮动”数据连接TXD和时钟连接TXC就都能保持在低电平而不是高电平。
应该注意，在较佳实施例中，在数据和时钟信号中的“间隙”的持续时间(即，为了切换而使它们保持在高电平的时间长短)应该不大于本地发送时钟信号TXCI的六个周期，以提供最可靠的切换。还应该注意，虽然在图3中提供的示范定时方案中，由“联机”的BCNIC106A检测HDLC同步标志的起始而触发切换，但此方法可以出现在任何其他时刻。还有，本发明与特定的数据格式化无关。可以用本发明在除帧边界之外的其他时刻(包括在发送实际的用户数据期间)完成可靠的“先通后断”切换。然而，在较佳实施例中，使用HDLC同步标志。
回忆本发明所运作的系统的同步性质，存在一种用上述方法在应校正的冗余BCNIC之间断层巡回测试的影响。如上所述，时钟连接TXC上的时钟信号使来自数据连接TXD的数据按时输入FIFO226的指针。因而，在切换期间当在时钟信号中有“间隙”而TXC保持在逻辑高电平时，没有数据按时输入FIFO226。然而，来自BSC114的网络参考时钟信号继续使数据按时输出从FIFO226输出至T1线112。显然，经过正比于FIFO226的深度的某段时间后，FIFO将下溢，导致不希望的数据差错和和复原后的重新同步延迟。为了防止由无断层切换“间隙”造成的此种下溢，本发明还提供了一种方法和系统用于调节时钟信号TXCI，以使按时输入FIFO226的数据的平均数据速率与按时输出FIFO226的数据的平均数据速率相等。
图4描述了时钟信号调节系统的第一实施例。在图4中，本地时钟发生器包括AND门电路402。AND门电路402具有第一输入端和第二输入端，第一输入端耦合至REFCLK端口，用于接收由BSCNIE116提供的网络参考时钟信号，第二输入端耦合至ADJUST端口，用于接收指出FIFO226状态的逻辑电平。具体而言，FIFO具有一个状态端口“＜半满”，当FIFO低于半满时，该状态端口变为高电平。例如，在一个1K×1的FIFO中，当FIFO中存储的数据比特的个数少于512时，“＜半满”信号将变为高电平。应该注意，状态指示信号也可以是相反的“＞半满”，或者对于填充程度的某种别的量度，包括根据在FIFO中的比特的绝对数目(诸如“FIFO＞或＜256个比特满”)或者根据不同的相对填充程度(诸如“FIFO＞或＜2/3满”)。还应该注意，用完成这里所揭示的步骤的任何其他的顺序或组合逻辑电路或者状态机来替换AND门电路402是简单的设计问题。然而，为了揭示的简明起见，把在图4中的本地时钟发生器228的逻辑电路画成包括AND门电路。
通过利用T1成帧格式的具体特性，此系统使FIFO226可“赶上”外部网络要求。如前所述，由于T1成帧格式特别保留第193个比特用于开销信令或同步，传统的NIE不对每个第193个比特将网络参考时钟信号再现至BTS DISCO104。然而，当FIFO226低于半满时，通过本地时钟发生器228的工作，BTS NIE110特意再现所有的网络参考时钟信号脉冲，包括第193个时钟脉冲。用这种方式，只要FIFO低于半满，本地时钟信号TXCI的平均速率就相对于网络参考时钟信号提高193/192倍。当参照图3执行无断层的切换方法时，这样做使FIFO226的输入端INDATA处的平均数据速率可“赶上”在FIFO226的输出端OUTDATA处的平均数据速率。
图5描述时钟信号调节系统的第二实施例。在图5中，本地时钟发生器228包括环路滤波器402和压控振荡器(VCO)电路404。环路滤波器402具有输入耦合至ADJUST端口，用于接收来自FIFO226的“＜半满”信号的输入端。在第二实施例中的“＜半满”信号如图4的第一实施例中的“＜半满”信号那样工作，即，当FIFO226低于半满时，它变为逻辑高电平。环路滤波器402对由FIFO226提供的“＜半满”信号完成低通滤波或积分操作，并且把得到的经过平滑的信号作为控制电压送至VCO电路404。VCO电路404至少包括一个VCO，它对由环路滤波器402提供的控制电压起反应。VCO电路404还可以包括本领域中已知的其他元件，用于视需要变换控制电压的比例，以及用于确保从OUTCLK输出的TXCI是真正的方波。
当FIFO226低于半满，并且“＜半满”信号变为高电平时，环路滤波器402向VCO电路404提供的电压增加。对增加的控制电压作出成正比的响应，VCO电路404提高其本地发送时钟信号输出TXCI的频率，使得从数据连接TXD按时钟信号输入FIFO226的数据的平均数据速率增加。以这种方式，从FIFO至BCNIC 106A和106B的时钟反馈环路防止FIFO226下溢。相反，当FIFO226不低于半满，并且“＜半满”信号变为低电平时，环路滤波器402向VCO电路提供的电压减小。对减小的控制电压作出成正比的响应，VCO电路404降低其本地发送时钟信号输出TXCI的频率，使得从数据连接TXD按时钟信号输入FIFO226的数据的平均数据速率减小。以这种方式，从FIFO至BCNIC 106A和106B的时钟反馈环路防止FIFO226上溢。在两种情形下，进入FIFO226的数据的平均速率与从FIFO出来的数据的平均速率相等。
图6纵览定时序列，示出输入至FIFO226的数据和时钟的“间隙”以及其后至FIFO226的平均输入数据速率的增加，此数据速率的增加避免了FIFO下溢。如图3中那样，定时图在时刻T1处开始，T1是第一个HDLC同步标志的结束和第二个HDLC同步标志的开始。如前所述，在时刻T2和T3之间，时钟连接TXC和TXD保持在高电平，当在BCNIC106A和106B之间作“先通后断”的切换期间使时钟“产生间隙”。如前所述，在时刻T3和T4之间，来临的BCNIC106完成了第二HDLC同步标志的发送。由于进入FIFO226的数据中的“间隙”，其“＜半满”信号在时刻T5之前变为高电平，并且在时刻T7之前保持高电平，使得平均时钟速率TXCI提，因而时钟连接TXC的平均速率也提高，以提高进入FIFO 226D平均数据速率。在时刻T6，第三个HDLC标志结束，常规HDLC成帧的数据开始。应该注意，TXCI已提高，因而TXC的较高的时钟速率可能覆盖HDLC帧边界，如图6所示。
总之，本发明的上述实施例提供了一种可靠的方法和系统，用于切换同步数据通信系统的两个数据源。实施例提供了可靠的高速数据系统，它能够可靠地切换冗余数据源而不引入数据差错。虽然参照了示范无线通信系统揭示了本发明，但是，其原理显然可用于其他的应用，诸如局域网、固定通信系统以及多个数据源可以切换至同一发送连接的任何其他系统。反之，本发明的原理也可应用于数据接收，即，切换两个冗余数据接收机。
提供了较佳实施例的上述描述，以使得熟悉本领域的人能够作出或使用本发明。对这些实施例的各种变更对熟悉本领域的人而言是显然的，而这里确定的一般原理可以用于其他实施例而不需要创造能力。因此，本发明不打算局限于这里所示的实施例，但要符合与这里揭示的原理和新颖的特征一致的最大范围。
权利要求
1．一种用于同步地传递数据至具有参考时钟信号的网络的系统，其特征在于所述系统包括第一和第二数据源，每个所述数据源耦合至一个数据连接和一个时钟连接，每个所述数据源用于在所述数据连接上发送数据信号和在所述时钟连接发送发送时钟信号；FIFO，耦合至所述数据连接、所述时钟连接和所述网络，用于响应于所述发送时钟信号接收所述数据信号，并且响应于所述参考时钟信号提供所述数据信号至所述网络，所述FIFO产生状态指示信号；以及本地时钟发生器，耦合至所述网络、所述FIFO和所述第一和第二数据源，用于响应于所述参考时钟信号和所述状态指示信号产生所述发送时钟信号。
2．如权利要求1所述的系统，其特征在于还包括控制器，用于切换所述第一和第二数据源。
3．如权利要求2所述的系统，其特征在于，当切换所述第一和第二数据源时，所述第一和第二数据源的每一个使所述发送时钟信号在比所述参考时钟信号的单个周期的持续时间更长的时间内保持在预定的逻辑电平上。
4．如权利要求3所述的系统，其特征在于，当切换所述第一和第二数据源时，所述第一和第二数据源的每一个使所述数据信号在比所述参考时钟信号的单个周期的持续时间更长的时间内保持在预定的逻辑电平上。
5．如权利要求4所述的系统，其特征在于，所述第一第二数据源每一个包括处理器，用于将所述数据信号格式化为预定的数据格式，所述预定的数据格式具有由同步标志隔开的一些数据帧。
6．如权利要求5所述的系统，其特征在于，所述控制器只在一个所述同步标志的期间切换所述第一和第二数据源。
7．如前面任一条权利要求所述的系统，其特征在于，所述状态指示信号指出所述FIFO的填充程度。
8．如权利要求7所述的系统，其特征在于，所述本地时钟发生器响应于所述状态指示信号改变所述发送时钟信号的平均速率。
9．如权利要求8所述的系统，其特征在于，当所述FIFO含有少于预定数目的数据比特时，所述本地时钟发生器提高所述发送时钟信号的平均速率。
10．如权利要求9所述的系统，其特征在于，当所述FIFO含有多于预定数目的数据比特时，所述本地时钟发生器降低所述发送时钟信号的平均速率。
11．如权利要求10所述的系统，其特征在于，所述数据比特的预定数目近似为所述FIFO的数据比特容量的一半。
12．如权利要求8所述的系统，其特征在于，所述本地时钟发生器包括具有第一输入端、第二输入端和输出端的逻辑电路，所述第一输入端耦合至所述网络，用于接收所述参考时钟信号，所述第二输入端耦合至所述FIFO，用于接收所述状态指示信号，而所述输出端用于将所述发送时钟信号提供给所述第一和第二数据源。
13．如权利要求12所述的系统，其特征在于，如果所述FIFO包含多个预定数目的数据比特时，所述逻辑电路每隔N个所述参考时钟信号的脉冲删除一个脉冲。
14．如权利要求13所述的系统，其特征在于，如果所述FIFO包含少于预定数目的数据比特时，所述逻辑电路不删除任何参考时钟信号脉冲。
15．如权利要求14所述的系统，其特征在于，所述逻辑电路包括AND门。
16．如权利要求8所述的系统，其特征在于，所述本地时钟发生器包括具有输入端和输出端的压控振荡器(VCO)电路，所述输入端耦合至所述FIFO，用于接收状态指示信号，所述输出端用于提供所述发送时钟信号至所述第一和第二数据源。
17．如权利要求16所述的系统，其特征在于，所述VCO电路响应于所述状态指示信号改变所述发送时钟信号的频率。
18．如权利要求17所述的系统，其特征在于还包括具有输入端和输出端的环路滤波器，所述输入端耦合至所述FIFO，用于接收所述状态指示信号，而所述输出端耦合至所述VCO电路的所述输入端，从而所述环路滤波器插在所述FIFO和所述VCO电路之间，所述环路滤波器用于滤除所述状态指示信号。
19．一种同步地将数据传递至具有参考时钟信号的网络的方法，其特征在于，所述方法包括在数据连接上发送数据信号；存时钟连接上发送发送时钟信号；响应于所述发送时钟信号接收FIFO中的所述数据信号；响应于所述参考时钟信号把来自所述FIFO的所述数据信号提供给所述网络；在所述FIFO中产生状态指示信号；以及响应于所述参考时钟信号和所述状态指示信号产生所述发送时钟信号。
20．如权利要求19所述的方法，其特征在于，还包括切换所述第一和第二数据源的步骤。
21．如权利要求20所述的方法，其特征在于，还包括以下的步骤在所述切换步骤期间，使所述发送时钟信号在一段比所述参考时钟信号的单个周期的持续时间更长的时间内保持在预定的逻辑电平上。
22．如权利要求21所述的方法，其特征在于，还包括以下的步骤在所述切换步骤期间，使所述数据信号在一段比所述参考时钟信号的单个周期的持续时间更长的时间内保持在预定的逻辑电平上。
23．如权利要求22所述的方法，其特征在于，还包括将所述数据信号格式化为预定数据格式的步骤，所述预定的数据格式具有由同步标志隔开的一些数据帧。
24．如权利要求23所述的方法，其特征在于，所述切换步骤仅在一个所述同步标志的期间发生。
25．如权利要求19至24任一条所述的方法，其特征在于，所述状态指示信号指出所述FIFO的填充程度。
26．如权利要求25所述的方法，其特征在于，还包括响应于所述状态指示信号改变所述发送时钟信号的平均速率的步骤。
27．如权利要求26所述的方法，其特征在于，所述改变步骤包括当所述FIFO包含少于预定数目的数据比特时，提高所述发送时钟信号的平均速率。
28．如权利要求27所述的方法，其特征在于，所述改变步骤还包括当所述FIFO包含多于预定数目的数据比特时，降低所述发送时钟信号的平均速率。
29．如权利要求28所述的方法，其特征在于，所述数据比特的预定数目大约是所述FIFO的数据比特容量的一半。
30．如权利要求26所述的方法，其特征在于，还包括下述步骤如果所述FIFO包含多于预定数目的数据比特，则每隔N个所述参考时钟信号脉冲删除一个脉冲；如果所述FIFO包含少于预定数目的数据比特，则禁止删除任何所述参考时钟信号脉冲。
31．如权利要求26所述的方法，其特征在于，还包括响应于所述状态指示信号的电压值改变所述发送时钟信号的频率的步骤。
32．如权利要求31所述的方法，其特征在于，还包括滤除所述状态指示信号的步骤。
33．一种将装置连接至网络，以在它们之间传递数据的设备，其特征在于，所述设备包括第一和第二格式化电路，用于对在装置和网络之间传递的数据进行格式化；时钟发生器，用于产生时钟信号，接入所述时钟信号的所述格式化电路产生各自的传递时钟信号；数据缓存器，用于响应于传递时钟信号和网络时钟信号缓存格式化电路和网络之间的数据；以及控制器，用于控制选择第一和第二格式化电路之一，以在所述装置和网络之间传递数据，安排第一和第二格式化电路，以便所述控制器在所述第一和第二格式化电路之间进行选择时，在一段时间内暂停产生传递时钟信号。
全文摘要
第一和第二数据源(106A、106B)在数据连接上发送数据信号(TXD),在时钟连接上发送发送时钟信号(TXC)。响应于发送时钟信号,把数据信号按时存入装在网络接口设备(110)中的FIFO(226),并且响应于参考时钟信号按时从FIFO输出至网络。FIFO(226)产生状态信号指出其填充程度,而本地时钟发生器(228)响应于此状态信号产生发送时钟信号。当切换第一和第二数据源(106A、106B)时,它们在一段比参考时钟信号的单个周期更长的时间内保持数据信号和发送时钟信号为高电平。本地时钟发生器(228)响应于来自FIFO的状态指示信号改变发送时钟信号的平均速率,以保持FIFO半满。
文档编号H04L1/22GK1220794SQ98800394
公开日1999年6月23日 申请日期1998年3月31日 优先权日1997年4月2日
发明者托德·R·萨顿 申请人:夸尔柯姆股份有限公司