移位寄存器电路和具备其的图像显示装置的制作方法

专利名称：移位寄存器电路和具备其的图像显示装置的制作方法
技术领域：
本发明涉及一种移位寄存器电路，尤其涉及一种例如用于图像显示装置的扫描线驱动电路等中的、仅由同一导电类型的场效应晶体管构成的移位寄存器电路。
背景技术：
在液晶显示装置等图像显示装置(下面称为“显示装置”)中，对将多个像素排列成矩阵状的显示面板的多个像素行(像素线)设置栅极线(扫描线)，在显示信号的1个水平期间的周期中，依次选择驱动该栅极线，由此执行显示图像的更新。作为用于这样依次选择驱动像素线、即栅极线的栅极线驱动电路(扫描线驱动电路)，可使用执行在显示信号的1帧期间中轮一回的移位工作的移位寄存器。
用于栅极线驱动电路的移位寄存器为了减少显示装置的制造工艺中的工序数量，期望仅由同一导电类型的场效应晶体管构成。因此，提出有各种仅由N型或P型场效应晶体管构成的移位寄存器和搭载该移位寄存器的显示装置(例如专利文献1)。作为场效应晶体管，使用MOS(Metal Oxide Semiconductor金属氧化物半导体)晶体管或薄膜晶体管(TFTThin Film Transistor)等。
另外，作为栅极线驱动电路的移位寄存器，级联(cascade)连接对每个像素线、即每个栅极线设置的多个移位寄存器电路来构成。在本说明书中，为了便于说明，将构成栅极线驱动电路的多个移位寄存器电路的每个称为“单位移位寄存器”。
专利文献1特表平10-500243号公报专利文献1中，公开了以往(例如专利文献1的图2)构成为使电路内的晶体管数量变少的单位移位寄存器。专利文献1的单位移位寄存器(参考本说明书的图3)具备作为连接于输入规定第1时钟信号的第1时钟端子(CK1)与输出端子(OUT)之间的输出上拉晶体管的第一晶体管(Q1)。第1晶体管对应于规定的输入信号(Gn-1)而导通，对应于规定的复位信号(Gn-1)而截止。另外，第1晶体管因输入信号导通，将第1时钟信号传递到输出端子，由此输出单位移位寄存器的输出信号(Gn)。
另一方面，在该单位移位寄存器未输出输出信号的期间中，将第1晶体管保持为截止状态，以使第1时钟信号不传递到输出端子。从而，在此期间不输入上述输入信号。但是，实际上，若当第1晶体管为截止状态时输入第1时钟信号，则该第1晶体管的栅极电位会因经第1晶体管的栅极漏极间的叠加电容的耦合而上升。从而，若栅极电位超过第1晶体管的阈值电压，则应保持为截止状态的第1晶体管不必要地导通，导致单位移位寄存器的误工作。
专利文献1的单位移位寄存器中为了防止该误工作，经第1电容元件(C2)向第1晶体管的栅极施加作为第1时钟信号的互补信号的第2时钟信号(/CLK)。即，通过由第2时钟信号来抵消第1时钟信号引起的第1晶体管的栅极电位变动，从而防止该栅极电位上升。
但是，当这种单位移位寄存器输出输出信号时，输出端子、即第1晶体管的源极上升，变为H(高)电平。因此，若假设第1晶体管的栅极电位恒定，则在输出输出信号期间，第1晶体管的栅极源极间电压变小，该第1晶体管的驱动能力(流过电流的能力)降低。此时，输出信号的上升和下降的速度变慢，产生难以高速化工作的问题。尤其是由于为了充分确保数据向像素的写入时间，显示装置的栅极线驱动电路必需高速对栅极线进行充电使之激活，所以第1晶体管的驱动能力、即单位移位寄存器的驱动能力的下降成为大的问题。
因此，在专利文献1的单位移位寄存器中，还在输出端子与第1晶体管的栅极之间设置第2电容元件(C1)，当输出信号输出时，利用经该第2电容元件的耦合使第1晶体管的栅极升压。即，即使在输出端子的电位上升的情况下，也由于第1晶体管的栅极电位随之上升，所以可将该第1晶体管的栅极源极间电压保持得较大。因此，能得到可抑制输出信号输出时第1晶体管的驱动能力下降的效果。
但是，在专利文献1的单位移位寄存器中，如上所述，在第1晶体管(Q1)的栅极上，连接用于抑制第1时钟信号(CLK)引起的栅极电位的上升的第1电容元件(C2)。由于该第1电容元件在输出信号的输出时也用于抑制第1晶体管的栅极电位的变动，所以还会抑制基于第2电容元件(C1)的第1晶体管的栅极的升压作用。即，在输出信号的输出时抑制第1晶体管的驱动能力下降等第2电容元件(C1)实现的效果会因第1电容元件(C2)的作用而减弱。结果，若不能充分确保第1晶体管的驱动能力，则会再次产生难以高速化工作的问题。
如上所述，在专利文献1的单位移位寄存器中，防止未输出输出信号的期间的误工作的第1电容元件的作用其结果是削弱了在输出输出信号期间确保该移位寄存器的驱动能力的第2电容元件的效果，可以说这两个作用处于相悖的关系。

发明内容
本发明为了解决上述问题而做出，其目的在于提供一种移位寄存器电路，可防止未输出输出信号的期间的误工作，并且可防止输出输出信号的期间的驱动能力的下降。
本发明的移位寄存器电路具备第1晶体管，向输出端子提供输入到第1时钟端子的第1时钟信号；驱动电路，根据输入到规定输入端子的信号，对所述第1晶体管的控制电极进行充电，根据输入到规定复位端子的信号，使所述第1晶体管的控制电极放电，由此驱动该第1晶体管；以及开关(switching)电路，当为所述第1晶体管的控制电极被放电的状态时，根据所述第1时钟信号，使所述第1晶体管的控制电极与所述输出端子之间导通。
根据本发明的移位寄存器电路，当输出信号(经第1晶体管传递到输出端子的第1时钟信号)输出时，由于开关电路中未流过电流，所以第1晶体管的控制电极充分升压，将第1晶体管的驱动能力保持得较大。由此，可加快输出信号的上升和下降速度，能有助于工作的高速化。并且，由于在未输出输出信号的期间(非选择期间)，开关电路接通，所以使第1晶体管的控制电极放电，维持L电平。由此，可防止在非选择期间第1晶体管导通，并防止输出信号不必要地变为H电平。即，可同时实现防止非选择期间中的误工作与防止输出信号输出时的驱动能力的下降这两个效果。


图1是表示本发明实施方式的显示装置的结构的示意框图。
图2是表示使用单位移位寄存器的栅极线驱动电路的结构例的框图。
图3是表示现有单位移位寄存器的结构的电路图。
图4是表示现有单位移位寄存器的工作的定时图。
图5是表示栅极线驱动电路的工作的定时图。
图6是表示使用单位移位寄存器的栅极线驱动电路的结构例的框图。
图7是表示实施方式1的单位移位寄存器的结构的电路图。
图8是表示实施方式1的单位移位寄存器的工作的定时图。
图9是用于说明实施方式1的单位移位寄存器的工作的图。
图10是表示实施方式1的单位移位寄存器的结构的电路图。
图11是表示实施方式1的单位移位寄存器的结构的电路图。
图12是表示实施方式2的单位移位寄存器的结构的电路图。
图13是表示实施方式3的单位移位寄存器的结构的电路图。
图14是表示实施方式4的单位移位寄存器的结构的电路图。
图15是表示实施方式4的栅极线驱动电路的结构例的框图。
图16是用于说明实施方式4的单位移位寄存器的工作的图。
图17是表示实施方式5的单位移位寄存器的结构的电路图。
图18是表示实施方式6的电平调整电路的变形例的电路图。
图19是表示实施方式6的电平调整电路的变形例的电路图。
图20是表示实施方式6的电平调整电路的变形例的电路图。
图21是表示实施方式6的电平调整电路的变形例的电路图。
图22是表示实施方式6的电平调整电路的变形例的电路图。
图23是表示实施方式7的单位移位寄存器的结构的电路图。
图24是表示实施方式7的单位移位寄存器的工作的定时图。
图25是表示实施方式7的单位移位寄存器的结构的电路图。
图26是表示实施方式7的单位移位寄存器的结构的电路图。
图27是表示实施方式7的单位移位寄存器的结构的电路图。
图28是表示实施方式8的单位移位寄存器的结构的电路图。
图29是表示实施方式8的单位移位寄存器的工作的定时图。
图30是表示实施方式8的单位移位寄存器的结构的电路图。
图31是表示实施方式9的单位移位寄存器的结构的电路图。
图32是表示实施方式9的单位移位寄存器的工作的定时图。
图33是表示实施方式9的单位移位寄存器的结构的电路图。
图34是表示实施方式10的单位移位寄存器的结构的电路图。
图35是表示实施方式11的单位移位寄存器的结构的电路图。
图36是表示实施方式12的多级移位寄存器的结构的电路图。
图37是表示实施方式13的多级移位寄存器的结构的电路图。
图38是表示实施方式14的多级移位寄存器的结构的电路图。
符号说明30 栅极线驱动电路SR 单位移位寄存器Q1-Q16 晶体管C1-C4 电容元件CK1 第1时钟端子CK2 第2时钟端子RST 复位端子IN、IN1、IN2 输入端子OUT 输出端子S1、S2 电源端子100、100A、100B 电平调整电路101A、101B 时钟布线102A、102B 外部连接端子具体实施方式
下面，参考附图来说明本发明的实施方式。为了避免说明重复冗长，各图中向具有相同或相当功能的要素附加相同符号。
<实施方式1>
图1是表示本发明实施方式1的显示装置的结构的示意框图，作为显示装置的代表例，示出液晶显示装置10的整体结构。
液晶显示装置10具备液晶阵列部20、栅极线驱动电路(扫描线驱动电路)30和源极驱动器40。尽管通过在后说明变得显而易见，但本发明实施方式的移位寄存器被搭载于栅极线驱动电路30上。
液晶阵列部20包含配置成矩阵状的多个像素25。对像素的每个行(下面也称为“像素线”)分别配置栅极线GL1、GL2......(统称为“栅极线GL”)，另外，对像素的每个列(下面也称为“像素列”)分别设置数据线DL1、DL2......(统称为“数据线DL”)。图1中，代表性地示出第1行的第1列和第2列的像素25、以及与之对应的栅极线GL1和数据线DL1、DL2。
各像素25具有设置在对应的数据线DL与像素节点Np之间的像素开关元件26、以及并联连接于像素节点Np和公共电极节点NC之间的电容器27和液晶显示元件28。对应于像素节点Np与公共电极节点NC之间的电压差，液晶显示元件28中的液晶定向性发生变化，响应于此，液晶显示元件28的显示亮度会发生变化。由此，可利用经数据线DL和像素开关元件26传递到像素节点Np的显示电压，控制各像素的亮度。即，通过向像素节点Np与公共电极节点NC之间施加对应于最大亮度的电压差与对应于最小亮度的电压差之间的中间电压差，从而可得到中间的亮度。因此，通过分阶段设定上述显示电压，可得到灰度等级式的亮度。
栅极线驱动电路30根据规定的扫描周期，依次选择驱动栅极线GL。像素开关元件26的栅极电极分别与对应的栅极线GL连接。在选择特定的栅极线GL期间，在与之连接的各像素中，像素开关元件26变为导通状态，像素节点Np与对应的数据线DL连接。传递到像素节点Np的显示电压由电容器27保持。通常，像素开关元件26由形成于与液晶显示元件28相同的绝缘体基板(玻璃基板、树脂基板等)上的TFT构成。
源极驱动器40向数据线D输出由作为N位数字信号的显示信号SIG分阶段设定的显示电压。这里，作为一例，显示信号SIG为6位信号，由显示信号位DB0-DB5构成。若基于6位显示信号SIG，则就各像素而言，可执行26＝64级的灰度显示。并且，若由R(红)、G(绿)和B(蓝)3个像素形成一个彩色显示单位，则可进行约26万色的彩色显示。
另外，如图1所示，源极驱动器40由移位寄存器50、数据锁存电路52、54、灰度电压生成电路60、解码电路70、模拟放大器80构成。
在显示信号SIG中，串行生成对应于各个像素25的显示亮度的显示信号位DB0-DB5。即，各定时下的显示信号位DB0-DB5表示液晶阵列部20中任一像素25的显示亮度。
移位寄存器50在与切换显示信号SIG的设定的周期同步的定时，指示数据锁存电路52取入显示信号位DB0-DB5。数据锁存电路52依次取入串行生成的显示信号SIG，保持一个像素线大小的显示信号SIG。
输入数据锁存电路54中的锁存信号LT在向数据锁存电路52取入一个像素线大小的显示信号SIG的定时下激活。数据锁存电路54与之响应，取入此时保持在数据锁存电路52中的一个像素线大小的显示信号SIG。
灰度电压生成电路60由串联连接于高电压VDH与低电压VDL之间的63个分压电阻构成，分别生成64级的灰度电压V1-V64。
解码电路70解码数据锁存电路54中保持的显示信号SIG，根据该解码结果，从灰度电压V1-V64中选择输出到各解码输出节点Nd1、Nd2......(统称为“解码输出节点Nd”)的电压并输出。
结果，向解码输出节点Nd同时(并行)输出与数据锁存电路54中保持的一个像素线大小的显示信号SIG相对应的显示电压(灰度电压V1-V64中的一个)。图1中，代表性地示出与第1列和第2列的数据线DL1、DL2相对应的解码输出节点Nd1、Nd2。
模拟放大器80将与从解码电路70输出到解码输出节点Nd1、Nd2......的各显示电压相对应的模拟电压分别输出到数据线DL1、DL2......。
源极驱动器40根据规定的扫描周期，一次一个像素线地向数据线DL重复输出对应于一系列显示信号SIG的显示电压，栅极线驱动电路30通过与该扫描周期同步、依次驱动栅极线GL1、GL2......，从而在液晶阵列部20中显示基于显示信号SIG的图像。
图1中，示例与液晶阵列部20一体形成栅极线驱动电路30和源极驱动器40的液晶显示装置10的结构，但栅极线驱动电路30和源极驱动器40也可作为液晶阵列部20的外部电路来设置。
图2是表示栅极线驱动电路30的结构的图。该栅极线驱动电路30由级联连接的多个单位移位寄存器SR1、SR2、SR3、SR4......所构成的多级移位寄存器构成。(下面，将单位移位寄存器SR1、SR2......统称为“单位移位寄存器SR”)。对每个像素线、即每个栅极线GL各设置一个单位移位寄存器SR。
图2所示的时钟发生器31将相位相互不同的2相时钟信号CLK、/CLK输入到栅极线驱动电路30的单位移位寄存器SR。控制这些时钟信号CLK、/CLK，以在与显示装置的扫描周期同步的定时下依次激活。即，时钟信号CLK、/CLK为彼此互补的信号。
各个单位移位寄存器SR具有输入端子IN、输出端子OUT、复位端子RST、第1时钟端子CK1和第2时钟端子CK2。如图2所示，向各单位移位寄存器SR的第1和第2时钟端子CK1、CK2提供时钟发生器31输出的时钟信号CLK、/CLK的任一个。在单位移位寄存器SR的输出端子OUT上分别连接栅极线GL。即，输入到输出端子OUT的信号(输出信号)为用于激活栅极线GL的水平(或垂直)扫描脉冲。
向第1级(stage)单位移位寄存器SR1的输入端子IN输入与图像信号的各帧期间开头相对应的启动脉冲SP。向第2级之后的单位移位寄存器SR的输入端子IN输入其前级的输出信号。即，第2级之后的单位移位寄存器SR的输入端子IN连接于自身前级的单位移位寄存器SR的输出端子OUT上。
就该结构的栅极线驱动电路30而言，各单位移位寄存器SR与时钟信号CLK、/CLK同步，边使从前级输入的输入信号(前级的输出信号)在时间上移位，边传递到对应的栅极线GL和自身的下级单位移位寄存器SR(单位移位寄存器SR的工作细节如后所述)。结果，一系列的单位移位寄存器SR用作在基于规定扫描周期的定时下使栅极线GL依次激活的、所谓栅极线驱动单元。
这里，为了容易说明本发明，说明现有的单位移位寄存器(涉及上述专利文献1的发明的单位移位寄存器)。图3是表示现有单位移位寄存器SR的结构的电路图。在栅极线驱动电路30中，级联连接的各单位移位寄存器SR的结构实质上均相同，所以下面仅代表性地说明一个单位移位寄存器SR的结构。另外，构成该单位移位寄存器SR的晶体管全部是同一导电类型的场效应晶体管，但在本实施方式中全部为N型TFT。
如图3所示，现有的单位移位寄存器SR除图2所示的输入端子IN、输出端子OUT、复位端子RST和第1及第2时钟端子CK1、CK2外，还具有提供低电位侧电源电位VSS的第1电源端子S1。在下面的说明中，将低电位侧电源电位VSS作为电路的基准电位(＝0V)，但在实际使用中，以写入像素的数据的电压为基准，设定基准电位，例如将低电位侧电源电位VSS设定为-12V等。
另外，控制时钟信号CLK、/CLK，以均在相同定时转变到H(高)电平和L(低)电平。即，在时钟信号CLK的上升沿定时，时钟信号/CLK下降，在时钟信号CLK的下降沿定时，时钟信号/CLK上升。
如图3所示，该单位移位寄存器SR的输出级由连接于输出端子OUT与第1时钟端子CK1之间的晶体管Q1构成。即，晶体管Q1用作向输出端子OUT提供输入第1时钟端子CK1的时钟信号的输出上拉晶体管。下面，将晶体管Q1的栅极(控制电极)连接的节点定义为“节点N1”来进行说明。
在晶体管Q1的栅极与源极之间(即输出端子OUT与节点N1之间)设置电容元件C1，在节点N1与第2时钟端子CK2之间设置电容元件C2。另外，参考符号“C3”的要素表示单位移位寄存器SR的输出端子OUT(即栅极线)的负载电容。
在节点N1与输入端子IN之间连接晶体管Q3，该晶体管Q3被二极管连接(即将晶体管Q3的栅极与漏极均连接于输入端子IN上)。另外，在节点N1与第1电源端子S1之间连接晶体管Q4，该晶体管Q4的栅极连接于复位端子RST上。晶体管Q3可根据输入到输入端子IN的信号，对节点N1进行充电，使晶体管Q1导通，晶体管Q4可根据输入到复位端子RST的信号，使节点N1放电，使晶体管Q1截止。即，晶体管Q3、Q4构成驱动晶体管Q1的驱动电路。
图4是表示图3所示现有单位移位寄存器的工作的定时图。下面，参考图4来说明图3的单位移位寄存器SR的具体工作。构成栅极线驱动电路30的各单位移位寄存器SR的工作实质上均相同，所以这里代表性地说明第n级单位移位寄存器SRn的工作。
为了简化，说明向该单位移位寄存器SRn的第1时钟端子CK1输入时钟信号CLK，向第2时钟端子CK2输入时钟信号/CLK(例如图2的单位移位寄存器SR1、SR3等与之相当)。另外，分别将该单位移位寄存器SRn的输出信号定义为Gn，将其前级(第n-1级)的单位移位寄存器SR的输出信号定义为Gn-1，将其后级(第n+1级)的单位移位寄存器SR的输出信号定义为Gn+1。这里，假设构成单位移位寄存器SRn的各晶体管的阈值电压全部相等，将其值设为Vth。并且，时钟信号CLK、/CLK的H电平的电位彼此相等，将其值设为VDD。
首先，作为初始状态，设节点N1为L电平(VSS)(下面将该状态称为“复位状态”)，输出端子OUT也为L电平。另外，第1时钟端子CK1(时钟信号CLK)为H电平，第2时钟端子CK2(时钟信号/CLK)、复位端子RST(下级输出信号Gn+1)、输入端子IN(前级的输出信号Gn-1)均为L电平。在该状态下，由于晶体管Q1截止(截断状态)，所以不向输出端子OUT传递第1时钟端子CK1(时钟信号CLK)的H电平，输出信号Gn保持在L电平。即，该单位移位寄存器SRn连接的栅极线GLn处于非选择状态。
在时钟信号CLK转变为L电平、时钟信号/CLK转变为H电平的时刻t1，前级的单位移位寄存器SRn-1的输出信号Gn-1变为H电平。由此，由于该单位移位寄存器SRn的晶体管Q3导通，所以节点N1的电平变为H电平(VDD-Vth)。这样，在节点N1为H电平的状态(下面将该状态称为“置位状态”)下，晶体管Q1导通，但由于在该时刻时钟信号CLK为L电平，所以输出端子OUT仍为L电平。
接着，在时刻t2，时钟信号CLK转变为H电平，时钟信号/CLK转变为L电平。此时，前级的输出信号Gn-1返回L电平，晶体管Q3截止，所以节点N1变为浮动(floating)状态的H电平。从而，由于晶体管Q1仍导通，所以时钟信号CLK的H电平传递到输出端子OUT，输出信号Gn的电平上升。此时，利用经电容元件C1和晶体管Q1的栅极沟道间电容的耦合，将节点N1的电平升压规定电压。因此，即使输出端子OUT的电平上升，晶体管Q1的栅极源极间电压也保持得比阈值电压(Vth)大，该晶体管Q1被维持在低阻抗，所以输出信号Gn的电平追随第1时钟端子CK1(时钟信号CLK)的电平而变化。尤其是在晶体管Q1的栅极源极间电压充分大的情况下，晶体管Q1执行非饱和区域下的工作(非饱和工作)，所以无对应于阈值电压的损耗，输出端子OUT上升至与时钟信号CLK相同的电平。从而，输出信号Gn变为H电平(VDD)，激活栅极线GLn，变为选择状态。
在时刻t3，若时钟信号CLK转变为L电平、时钟信号/CLK转变为H电平，则输出信号Gn的电平追随时钟信号CK变为L电平，栅极线GLn返回非选择状态。另外，基本与此同时，下级输出信号Gn+1变为H电平，所以晶体管Q4导通。因此，节点N1变为L电平，单位移位寄存器SRn返回复位状态。
在之后的时刻t4之后，在接着输入前级的输出信号Gn-1之前的期间，必需保持晶体管Q1截止，以不必激活输出端子OUT(输出信号Gn)。即，必需将节点N1维持在L电平的状态(即复位状态)。该节点N1的电位会由经晶体管Q1的栅极漏极间的叠加电容的耦合而在时钟信号CLK的上升沿时上升，另一方面，由经电容元件C2的耦合而在时钟信号/CLK的下降沿时下降。由于时钟信号CLK、/CLK在相同定时转变电平，结果，维持节点N1的L电平。这样，在图3的单位移位寄存器SRn中，未输出输出信号Gn的期间(下面称为“非选择期间”)由时钟信号/CLK抵消时钟信号CLK引起的节点N1的上升，从而保持复位状态。由此，防止非选择期间的误工作。
汇总以上工作，单位移位寄存器SRn在非选择期间维持复位状态，将晶体管Q1保持为截止，将输出端子OUT维持在高阻抗的L电平(VSS)。之后，若向输入端子IN输入信号(前级的输出信号Gn-1或启动脉冲SP)，则单位移位寄存器SR切换为置位状态。在置位状态下，由于晶体管Q1导通，所以在第1时钟端子CK1(时钟信号CLK)变为H电平期间，输出端子OUT变为H电平，输出输出信号Gn。之后，若向复位端子RST输入信号(下级输出信号Gn+1)，则返回最初的复位状态。
若如图2所示，级联连接如此工作的多个单位移位寄存器SR，构成栅极线驱动电路30，则输入第1级单位移位寄存器连SR1的输入端子IN的输入信号(启动脉冲SP)如图5所示的定时图所示，边在与时钟信号CLK、/CLK同步的定时在时间上移位，边依次传递到单位移位寄存器SR2、SR3......。由此，栅极线驱动电路30可以规定的扫描周期依次驱动栅极线GL1、GL2、GL3......。
图2中，示出由多个单位移位寄存器SR构成的栅极线驱动电路30根据2相时钟信号工作的实例，但也可使用3相时钟信号来工作。图6是表示此时的栅极线驱动电路30的结构的图。
此时，栅极线驱动电路30也由级联连接的多个单位移位寄存器SR构成。即，在各单位移位寄存器SR的输入端子IN上连接其前级单位移位寄存器SR的输出端子OUT。将启动脉冲SP作为输入信号，输入到第1级单位移位寄存器SR1的输入端子IN。
此时的时钟发生器31输出作为相位彼此不同的3相时钟的时钟信号CLK1、CLK2、CLK3(设其按CLK1、CLK2、CLK3、CLK1、......的顺序激活)。向各个单位移位寄存器SR的第1时钟端子CK1、CK2输入时钟信号CLK1、CLK2、CLK3中的任意两个。其中，这两个时钟信号的组合是第1时钟端子CK1的时钟信号的上升沿与第2时钟端子CK2的时钟信号的下降沿变为同时的组合，以便节点N1的电位在非选择期间不因第1时钟端子CK1的时钟信号而上升(例如，在向第1时钟端子CK1输入时钟信号CLK1的情况下，向第2时钟端子CK2输入在时钟信号CLK1之前变为H电平的时钟信号CLK3)。另外，如图6所示，在各单位移位寄存器SR的复位端子RST上，连接其下一级或2级之后(在图6的实例中为2级之后)的单位移位寄存器SR的输出端子OUT。
在图2和图6的结构中，由于向各单位移位寄存器SR的复位端子RST输入比自己靠后级的单位移位寄存器SR的输出信号，所以各单位移位寄存器SR为了变为复位状态，必需在其后级具有单位移位寄存器SR。因此，在图2的结构中，在最后级之后设置至少1级伪单位移位寄存器，利用该伪级的输出信号，将最终级的单位移位寄存器SR变为复位状态。在图6的结构中，至少在最后级之后设置2级伪单位移位寄存器，利用最终级之后的伪级的输出信号，将最终级之前级的单位移位寄存器SR变为复位状态，利用自己两个之后的伪级的输出信号，将最终级的单位移位寄存器SR变为复位状态。由于各单位移位寄存器SR若不变为复位状态(即上述初始状态)则不能执行通常工作，所以在通常工作之前，必需执行使伪输入信号从单位移位寄存器SR的第1级传递到最终级和伪级的伪工作。或者，也可在各单位移位寄存器SR的节点N1与第1电源端子S1(高电位侧电源)之间另外设置复位用晶体管，在通常工作之前执行强制使节点N1放电的复位工作。但是，此时，需要另外的复位用信号线。也可使用输入第1级单位移位寄存器SR1的启动脉冲SP作为该复位用信号。
这里，详细说明图3的单位移位寄存器SR中的误工作的问题。图3的单位移位寄存器SR中，在晶体管Q1的栅极(节点N1)上，连接用于抑制时钟信号CLK引起的节点N1的电位上升的电容元件C2，通过利用其作用防止在非选择期间节点N1的电平上升，从而保持复位状态。但是，该电容元件C2还会抑制输出信号Gn输出时(图4的时刻t2～t3)的节点N1的升压效果。
例如，若节点N1上未连接电容元件C2，则节点N1的电位如图4的虚线所示，应该升压至较高的电位。此时，由于晶体管Q1的驱动能力变大，所以输出信号Gn如图4的虚线所示，快速上升，可实现工作的进一步高速化。但是，若从图3的单位移位寄存器SR省略电容元件C2，则节点N1的电平在非选择期间因时钟信号CLK而上升，不能维持复位状态，会产生误工作。
这样，在图3的单位移位寄存器SR中，由于输出信号Gn输出时节点N1的升压效果变小，所以增大晶体管Q1的驱动能力(即单位移位寄存器的驱动能力)、提高输出信号Gn的上升速率受限，这会妨碍工作的高速化。例如，在为了显示装置的工作高速化而缩短输出信号Gn的脉冲宽度的情况下，不能使栅极线的电位上升至逻辑值(VDD)，会产生显示品质下降等问题。
下面，说明可防止不输出输出信号的期间(即非选择期间)的误工作并可防止在输出输出信号的期间中驱动能力下降的本发明的移位寄存器电路。
图7是表示实施方式1的单位移位寄存器SR的结构的电路图。如该图所示，该单位移位寄存器SR的输出级由连接于输出端子OUT与第1时钟端子CK1之间的晶体管Q1、以及连接于输出端子OUT与第1电源端子S1之间的晶体管Q2构成。即，晶体管Q1是向输出端子OUT提供输入到第1时钟端子CK1的时钟信号的输出上拉晶体管(第1晶体管)，晶体管Q2是通过向输出端子OUT提供第1电源端子S1的电位来使输出端子OUT放电的输出下拉晶体管(第9晶体管)。如图7所示，将晶体管Q1的栅极(控制电极)连接的节点定义为节点N1。另一方面，晶体管Q2的栅极连接于第2时钟端子CK2上。
与图3的电路一样，在晶体管Q1的栅极源极间、即节点N1与输出端子OUT之间，设置电容元件C1。参考符号“C3”的要素表示单位移位寄存器SR的输出端子OUT(栅极线)的负载电容。但是，图7的单位移位寄存器SR不具有图3所示的电容元件C2。
图7的单位移位寄存器SR也具备驱动电路，该驱动电路由连接于节点N1与输入端子IN之间且二极管连接的晶体管Q3(第11晶体管)、以及连接于节点N1与第1电源端子S1之间且栅极连接于复位端子RST上的晶体管Q4(第10晶体管)构成。即，晶体管Q3可根据输入到输入端子IN的信号，对晶体管Q1的栅极(节点N1)进行充电，晶体管Q4可根据输入到复位端子RST的信号，使该节点N1放电。
另外，本实施方式的单位移位寄存器SR还具备连接于节点N1与输出端子OUT之间的晶体管Q5(第2晶体管)，该晶体管Q5的栅极连接于第1时钟端子CK1上。即，晶体管Q5用作根据输入到第1时钟端子CK1的信号、使节点N1与输出端子OUT之间导通的开关电路。
图8是表示实施方式1的单位移位寄存器SR的工作的定时图。下面，参考图8来说明图7所示本实施方式的单位移位寄存器SR的工作。图7的单位移位寄存器SR也可适用于在先所示的图2和图6任一结构的栅极线驱动电路30中，但这里表示如图2所示级联连接构成栅极线驱动电路30的情况的工作。
这里，代表性地说明第n级单位移位寄存器SRn的工作。另外，为了简化，说明为向该单位移位寄存器SRn的第1时钟端子CK1输入时钟信号CLK，向第2时钟端子CK2输入时钟信号/CLK。另外，将该单位移位寄存器SRn的输出信号作为Gn，分别将其前级(第n-1级)的单位移位寄存器SRn-1和下级(第n+1级)的单位移位寄存器SRn+1的输出信号作为Gn-1和Gn+1。
在图3的现有例中，必需同时执行时钟信号CLK、/CLK的电平转变，但在图7的单位移位寄存器SR中则不必(因此，工作控制容易也是图7的单位移位寄存器SR的优点之一)。因此，下面说明为在时钟信号CLK、/CLK的电平转变的定时中有间隔。另外，时钟信号CLK、/CLK的H电平电压彼此相等，将其值设为VDD。并且，将各晶体管Qm的阈值电压分别表示为Vth(Qm)。
(A)栅极线选择时的工作首先，说明向图7的单位移位寄存器SR的输入端子IN输入前级的输出信号Gn-1，该单位移位寄存器SR输出输出信号Gn时(即激活栅极线GLn时)的工作。图8是表示该工作的定时图。
作为初始状态，设节点N1为L电平(VSS)(下面称为“复位状态”)。另外，设第1时钟端子CK1(时钟信号CLK)为H电平，第2时钟端子CK2(时钟信号/CLK)、复位端子RST(下级的输出信号Gn+1)和输入端子IN(前级的输出信号Gn-1)为L电平。此时，由于连接于输出端子OUT上的晶体管Q1、Q2、Q5全部截止，所以该输出端子OUT为浮动状态，但在该初始状态下，设输出端子OUT(输出信号Gn)为L电平。
在时刻t0时钟信号CLK转变为L电平之后，在时钟信号/CLK转变为H电平的时刻t1，若前级的输出信号Gn-1变为H电平，则晶体管Q3导通，对节点N1进行充电，变为H电平(VDD-Vth(Q3))。由此，晶体管Q1导通。此时，时钟信号CLK为L电平(VSS)，另外，晶体管Q2也导通，所以输出信号Gn维持L电平。
之后，在时钟信号/CLK变为L电平的时刻t2，前级的输出信号Gn-1返回L电平。此时，晶体管Q3截止，所以节点N1变为浮动状态的H电平。此时，晶体管Q2也截止，但晶体管Q1维持导通，第1时钟端子CK1(时钟信号CLK)为L电平，所以输出信号Gn维持L电平。
接着，在时钟信号CLK变为H电平的时刻t3，晶体管Q1导通，所以将该时钟信号CLK提供给输出端子OUT，输出信号Gn的电平上升。此时，利用经升压电容C1和晶体管Q1的栅极、沟道间电容的电容耦合，对应于输出信号Gn的电平上升，使节点N1升压。因此，即使输出信号Gn变为H电平，晶体管Q1的栅极源极间电压也保持得较大，能确保该晶体管Q1的驱动能力。此时，由于晶体管Q1非饱和工作，所以输出端子OUT(输出信号Gn)的电平为与时钟信号CLK的H电平相同的VDD，对负载电容C3进行充电，变为栅极线GLn的选择状态。
在图7的单位移位寄存器SR中，还向晶体管Q5的栅极提供时钟信号CLK。这里，说明时刻t3、即输出信号Gn上升时的晶体管Q5的工作。图9是表示该工作的图，该图的上段的图是放大图8的时刻t3下时钟信号CLK和输出信号Gn的波形的图。图9的中段的图表示此时的晶体管Q5的栅极源极间电压VGS(Q5)、即上段的时钟信号CLK与输出信号Gn的电压差(在输出信号Gn上升时，根据电位关系，晶体管Q5的源极为输出端子OUT侧，漏极为节点N1侧)。另外，图9的下段图表示此时流过晶体管Q5的电流I(Q5)。
若在时刻t3(图9中的时刻t30)时钟信号CLK开始上升，则输出信号Gn也追随其而上升。如图9的上段所示，由于在时钟信号CLK与输出信号Gn之间在上升速度上有些差异，所以在从时刻t30起至输出信号Gn变为与时钟信号CLK相同的电平的时刻t33为止的期间中，两个信号之间产生电位差。即，时刻t30～t33期间，如图9的中段所示，向晶体管Q5的栅极源极之间施加电压VGS(Q5)。这里，假设晶体管Q5的栅极源极间电压VGS(Q5)仅在时刻t31～t32期间超过该晶体管Q5的阈值电压Vth(Q5)。于是，由于晶体管Q5导通(导通状态)，所以如图9的下段所示，电流I(Q5)从节点N1流向输出端子OUT。该电流I(Q5)成为对负载电容C3进行充电的电流的一部分。
如上所述，在该单位移位寄存器SR中，通过在输出信号Gn上升时使节点N1升压，从而能得到确保晶体管Q1的驱动能力的效果，但若电流I(Q5)变大，则节点N1的电位下降，所以其效果降低，产生与图3的现有电路一样的问题。但是，由于晶体管Q1的尺寸大，所以输出信号Gn追随时钟信号CLK而快速上升，故基本上电压VGS(Q5)不再增大，即使超过阈值电压Vth(Q5)，时间也短。从而，仅流过一点电流I(Q5)，不产生影响晶体管Q1的驱动能力的节点N1的电平下降，所以不成问题。不用说，若晶体管Q5的栅极源极间电压VGS(Q5)不超过阈值电压Vth(Q5)，则晶体管Q5不导通，所以不流过电流I(Q5)，完全不影响晶体管Q1的驱动能力。
这样，根据图7的单位移位寄存器SR，由于在输出信号Gn电平上升时充分使节点N1升压，所以可确保晶体管Q1的驱动能力较大，在时刻t3输出信号Gn高速上升。
另外，若输出信号Gn的电平充分上升(图9的时刻t32以后)，则晶体管Q5截止，不流过电流(即I(Q5)＝0)，所以能保持晶体管Q1的栅极源极间电压，确保晶体管Q1的驱动能力。因此，接着在时钟信号CLK变为L电平的时刻t4(图8)，输出端子OUT(栅极线GLn)通过晶体管Q1快速放电，输出信号Gn返回L电平。
而且，在时钟信号/CLK变为H电平的时刻t5，由于下一级移位寄存器的输出信号Gn+1变为H电平，所以晶体管Q4导通，节点N1返回L电平的复位状态。由此，晶体管Q1截止，但因晶体管Q2导通，所以维持输出信号Gn的L电平。
(B)栅极线的非选择期间的工作下面，说明单位移位寄存器SRn的非选择期间(即在非激活状态下维持栅极线GLn的期间)的工作。图10是表示该工作的定时图，表示在单位移位寄存器SRn输出输出信号Gn后、移动到非选择期间时的各信号波形。即，图10所示的时刻t6对应于图8的时刻t6。如图8所示，在时刻t5，时钟信号/CLK和下级的输出信号Gn+1变为H电平，节点N1和输出端子OUT(输出信号Gn)变为L电平。
从该状态开始，若在时钟信号/CLK变为L电平的时刻t6、下级输出信号Gn+1变为L电平，则晶体管Q4截止，节点N1变为浮动状态的L电平。并且，利用经晶体管Q4的栅极漏极间叠加电容的耦合，节点N1的电平下降特定的电压(ΔV1)。此时，由于晶体管Q2也截止，所以输出端子OUT也变为浮动的L电平。
在时刻t7，若时钟信号CLK变为H电平，则这次通过经晶体管Q1的栅极漏极间的叠加电容的耦合，节点N1的电平上升特定的电压(ΔV2)。此时，若假设节点N1的电位超过晶体管Q1的阈值电压Vth(Q1)，则此期间晶体管Q1导通，从第1时钟端子CK1向输出端子OUT流过电流。此时，向负载电容C3积累电荷，输出端子OUT(输出信号Gn)的电平开始上升。但是，此时，晶体管Q5导通(导通状态)，即使节点N1的电位上升，也马上向负载电容C3放电该电荷。由此，即使晶体管Q1因节点N1的电平上升而导通，也是瞬间，另外，由于负载电容C3较大，所以输出端子OUT的电平上升微量(ΔV3)。另外，由晶体管Q5放电后的节点N1变为与输出端子OUT相同的电平(比VSS高ΔV3的电平)。
之后，在时刻t8，若时钟信号CLK变为L电平，则晶体管Q5截止。由于节点N1为浮动状态，所以利用经晶体管Q1的栅极漏极间的栅极叠加电容的耦合，该节点N1的电平对应于时钟信号CLK的下降，降低与上述ΔV2大致相等的电压(ΔV4)。节点N1的电平下降的结果是，当晶体管Q3、Q4、Q5的栅极源极间电压超过阈值电压时(根据电位关系，晶体管Q3、Q4、Q5中节点N1侧均为源极)，则这些晶体管导通，节点N1的电平向VSS上升。若晶体管Q3、Q4、Q5全部截止，则该节点N1的电平上升结束，所以节点N1的电位为比低电位侧电源电位VSS低晶体管Q3、Q4、Q5的阈值电压中最小值(ΔV5)的电位。由于此时的晶体管Q5导通，输出端子OUT的电荷流入节点N1，所以输出端子OUT的电平下降特定量(ΔV6)。
在时刻t9，若时钟信号/CLK变为H电平，则晶体管Q2导通，对积累在负载电容C3中的电荷进行放电，输出端子OUT(输出信号Gn)的电平下降至VSS。在时刻t10，若时钟信号/CLK变为L电平，则晶体管Q2截止，输出端子OUT变为浮动状态的L电平。
接着，在时刻t11～t12与上述时刻t7～t8一样工作，但由于时刻t11之前的节点N1的电平(-ΔV5)比时刻t7之前低(ΔV5＞ΔV1)，所以节点N1的电平相应地下降。相应地，时刻t11～t12的输出端子OUT的电平上升量(ΔV7)也为比时刻t7～t8时低的值(ΔV7＜ΔV3)。
在时刻t12之后，在下一栅极线的选择期间之前(即输入前级输出信号Gn-1之前)，重复上述时刻t7～t12的工作。
这样，在图7的单位移位寄存器SR中，不输出输出信号Gn的非选择期间输出信号Gn基本上不上升(最大为图10的ΔV3)，防止误工作。
从以上的(A)、(B)的说明可知，根据本实施方式的单位移位寄存器SR，在输出信号Gn输出时(栅极线GLn的选择时)，晶体管Q5中不流过电流，所以充分使节点N1升压，可保持晶体管Q1的驱动能力较大。由此，可加快输出信号Gn的上升和下降速度，有助于工作的高速化。并且，在不输出输出信号Gn的非选择期间，即使当时钟信号CLK上升时，节点N1的电平会上升，但由于晶体管Q5导通，所以也使节点N1放电，维持L电平。由此，可防止在非选择期间晶体管Q1导通，可防止输出信号Gn不必要地变为H电平。即，根据本实施方式的单位移位寄存器SR，可同时实现防止非选择期间中的误工作与防止栅极线选择时的驱动能力下降这两个效果。结果，具备使用该单位移位寄存器SR构成的栅极线驱动电路30的图像显示装置的工作可靠性提高。
如上所述，本实施方式的单位移位寄存器SR也可适用于由3相时钟信号驱动的图6的结构的栅极线驱动电路30。但是，图6中，示出为了适用于图3的现有电路而将各单位移位寄存器SR的复位端子RST连接于其2级之后的输出端子OUT上的实例，但也可连接于一级后(下一级)的输出端子OUT上。由此，布线构造变容易(参考图11)。
另外，在本实施方式的单位移位寄存器SR中，与图3所示的现有电路不同，第1时钟端子CK1的时钟信号的上升沿与第2时钟端子CK2的时钟信号的下降沿不必一致。由此，输入各单位移位寄存器SR的时钟信号也可以是图11所示的组合(3相时钟信号按CLK1、CLK2、CLK3、CLK1、......的顺序变为H电平)。即，也可向第2时钟端子CK2输入在时钟信号CLK的时钟信号之后变为H电平的时钟信号(例如在向第1时钟端子CK1输入时钟信号CLK1的情况下，向第2时钟端子CK2输入之后变为H电平的时钟信号CLK2)。此时，因在非选择期间经晶体管Q5从节点N1释放的电荷而上升若干的输出端子OUT的电平(图10的ΔV3和ΔV7)快速下降到VSS。由此，本实施方式的单位移位寄存器SR的工作可靠性进一步提高。
<实施方式2>
在实施方式1的单位移位寄存器SRn(图7)中，利用前级的输出信号Gn-1来执行节点N1的充电。换言之，单位移位寄存器SRn的输出信号Gn不仅用于对栅极线GLn进行充电，还用于对下级的单位移位寄存器SRn+1的节点N1进行充电。
作为附随于单位移位寄存器SR的节点N1的电容分量，包含电容元件C1的电容和晶体管Q1的栅极电容。在实施方式1中，该电容分量成为各单位移位寄存器SR的输出端子OUT的负载电容C3的一部分，成为输出信号的上升速度变慢的主要原因。这妨碍单位移位寄存器SR的工作高速化，成为问题。
在实施方式2中，提出可解决该问题的单位移位寄存器SR。图12是该单位移位寄存器SR的电路图。如图12所示，在本实施方式的单位移位寄存器SR中，将构成驱动电路的晶体管Q3的栅极连接于输入端子IN上，将漏极连接于提供规定高电位侧电源电位VDD的第2电源端子S2上。即，在本实施方式中，节点N1不用前级的输出信号Gn-1来充电，而由提供高电位侧电源电位VDD的电源来充电。除此之外，结构与实施方式1的单位移位寄存器SR(图7)一样。
各单位移位寄存器SR的输出端子OUT连接于栅极线GL与晶体管Q3的栅极上。晶体管Q3的栅极电容与附随于节点N1的电容分量(电容元件C1的电容和晶体管Q1的栅极电容)相比，为1/10以下，所以涉及各单位移位寄存器SR的输出端子OUT的负载电容比实施方式1时的小。因此，可抑制输出信号的上升和下降速度的降低，可解决上述问题。
另外，图12的单位移位寄存器SR利用提供高电位侧电源电位VDD的电源来执行节点N1的充电，这点与图7的电路不同，但其工作相同。因此，本实施方式也得到与实施方式1一样的效果。
在图12的单位移位寄存器SR中，由于即便在非选择期间、晶体管Q3的漏极电位也为VDD，所以担心因晶体管Q3的泄漏电流而向处于浮动状态的L电平的节点N1提供电荷，但由于晶体管Q5与时钟信号CLK同步，定期导通，使该电荷放电，所以不成问题。
另外，实施方式1的单位移位寄存器SR(图7)不需要用于提供高电位侧电源电位VDD的布线，所以可削减电路的占有面积，有助于栅极线驱动电路的高集成化。
<实施方式3>
由非晶硅TFT(a-Si TFT)构成栅极线驱动电路的移位寄存器的显示装置容易大面积化，并且生产率高，被广泛用于例如笔记本型PC的屏幕或大屏幕显示器装置等。
相反，可知a-Si TFT具有如下问题，即若继续正偏压栅极电极，则阈值电压向正向漂移，其驱动能力变小。例如，在实施方式1(图7)的电路中，由于向晶体管Q2的栅极重复输入时钟信号/CLK，所以该晶体管Q2的阈值电压移动，其驱动能力逐渐降低，担心不能使输出端子OUT放电。此时，在非选择状态下，不应从节点N1通过晶体管Q5释放的电荷积累在输出端子OUT，最终产生激活应为非激活的栅极线GL的误工作。在实施方式3中，提出了可解决该问题的单位移位寄存器SR。
图13是表示实施方式3的单位移位寄存器的结构的电路图。如该图所示，晶体管Q2的源极连接于第1时钟端子CK1上。即，晶体管Q2的一主电极(漏极)连接于输出端子OUT上，向其它主电极提供相位与输入控制电极(栅极)的时钟信号/CLK不同的时钟信号CLK。
根据该结构，当输入晶体管Q2的栅极的时钟信号/CLK变为L电平，该晶体管Q2截止时，输入到源极的时钟信号CLK变为H电平，所以变为与将晶体管Q2的栅极相对源极向负向偏压等效的状态。由此，由于正向移位后的阈值电压向负向恢复，所以可得到减轻晶体管Q2的驱动能力的下降并使电路的工作寿命延长的效果。
这里，以用2相时钟信号驱动由单位移位寄存器SR构成的栅极线驱动电路30为前提进行说明，但本实施方式也可适用于以3相时钟信号驱动的栅极线驱动电路30的单位移位寄存器SR。此时，只要向晶体管Q2的源极输入输入到晶体管Q2的栅极之外的两个时钟信号的任一个即可。另外，本实施方式也可适用于实施方式2的电路(图12)。
<实施方式4>
在上述各实施方式的单位移位寄存器SR中，移至置位状态时的节点N1的电位通过基于晶体管Q3的充电(预充电)、逻辑上上升至VDD-Vth(Q3)。但是，由于对节点N1进行充电的速度不是较高的速度，所以若时钟信号的频率变高，输入信号(前级的输出信号)的脉冲宽度变窄，则难以使节点N1到达最大的预充电电平(VDD-Vth(Q3))。作为其原因，例如当节点N1预充电时，晶体管Q3在源极跟随模式(sourcefollower mode)下工作。即，若节点N1的电平上升，则晶体管Q3的栅极源极间电压变小，所以随着节点N1的充电的进行，晶体管Q3的驱动能力也变小，其电平上升的速度大大降低。
在实施方式4中，提出了可解决该问题的单位移位寄存器SR。图14是表示实施方式4的单位移位寄存器的结构的电路图。在该单位移位寄存器SR中，驱动晶体管Q1的驱动电路除由晶体管Q3、Q4构成外，还由晶体管Q6、Q7和电容元件C4构成。
与实施方式2的电路(图12)一样，晶体管Q3连接于节点N1与第2电源端子S2之间，晶体管Q4连接于节点N1与第1电源端子S1之间。晶体管Q4的栅极连接于复位端子RST上与图12一样。但是，与图12不同，不直接向晶体管Q3的栅极输入前级的输出信号Gn-1。
本实施方式的单位移位寄存器SR具有第1输入端子IN1和第2输入端子IN2这两个输入端子。若将晶体管Q3的栅极节点设定为节点N2，则在节点N2与第2电源端子S2之间连接将栅极连接于第1输入端子IN1上的晶体管Q6。另外，在节点N2与第2输入端子IN2之间连接电容元件C4。并且，在节点N2与第1电源端子S1之间连接将栅极连接于复位端子RST上的晶体管Q7。
连接于节点N2与输出端子OUT之间、栅极连接于第1时钟端子CK1上的晶体管Q8是用于防止节点N2变为浮动状态的晶体管。
在使用图14的单位移位寄存器SR来构成栅极线驱动电路30的情况下，如图15所示级联连接多个单位移位寄存器SR。控制时钟发生器31发生的3相时钟信号，使其按CLK1、CLK2、CLK3、CLK1、......的顺序激活。
如图15所示，分别将第1和第2启动脉冲SP1、SP2作为输入信号，输入第1级(stage)单位移位寄存器SR1的第1和第2输入端子IN1、IN2。该第1和第2启动脉冲SP1、SP2均为在对应于图像信号的各帧期间开头的定时变为H电平的信号，但两者的相位错开。即，控制成第1启动脉冲SP1在比第2启动脉冲SP2早的定时变为H电平，第2启动脉冲SP2在第1启动脉冲SP1返回L电平之后转变为H电平。
在第2级单位移位寄存器SR2中，向第1输入端子IN1输入上述第2启动脉冲SP2，第2输入端子IN2连接于第1级单位移位寄存器SR1的输出端子OUT上。在第3级之后的单位移位寄存器SR中，第1输入端子IN1连接于其前级的单位移位寄存器SR的输出端子OUT上，第2输入端子IN2连接于之前2级(再前级)的单位移位寄存器SR的输出端子OUT上。另外，各单位移位寄存器SR的复位端子RST连接于其下级输出端子OUT上。
图16是表示本实施方式的单位移位寄存器SR的工作的定时图。下面，作为向该第1时钟端子CK1输入时钟信号CLK1，向第2时钟端子CK2输入时钟信号CLK2，说明第n级的单位移位寄存器SRn的工作(例如图15的单位移位寄存器SR1、SR4等与之相当)。
另外，将该单位移位寄存器SR输出的栅极线驱动信号定义为Gn，分别将其前级和之前2级的单位移位寄存器SR的输出信号定义为Gn-1和Gn-2，将其下级的单位移位寄存器SR输出的栅极线驱动信号定义为Gn+1。另外，为了简化说明，假设时钟信号CLK1、CLK2、CLK3、第1启动脉冲SP1和第2启动脉冲SP2的H电平全部相等，该电平与高电位侧电源电位VDD相等。
首先，作为初始状态，假设节点N1和节点N2为L电平(VSS)(下面称为“复位状态”)。另外，第1时钟端子CK1(时钟信号CLK1)为H电平，此外的时钟信号CLK2、CLK3、第1输入端子IN1(之前2级的输出信号Gn-2)、输入端子IN2(前级的输出信号Gn-1)、复位端子RST(下级的输出信号Gn+1)均为L电平。
在时刻t0，在时钟信号CLK1变为L电平之后，在时刻t1，设时钟信号CLK2变为H电平时，之前2级的输出信号Gn-2(第1级的单位移位寄存器SR1的情况下为第1启动脉冲SP1)变为H电平。此时，由于该单位移位寄存器SRn的晶体管Q6导通，所以对节点N2进行充电，变为H电平。另外，相应地，晶体管Q3导通，节点N1的电平上升。
这里，为了使节点N2的电平上升，必需对电容元件C4和晶体管Q3的栅极沟道间电容(栅极电容)进行充电，但由于这些电容值之和小(例如连接于节点N1上的电容元件C1和晶体管Q1的栅极电容之和的约1/5-1/10左右)，所以节点N2可高速充电。因此，尽管晶体管Q6在不便于高速充电的源极跟随模式下工作，节点N2的电平也可高速上升至逻辑值(VDD-Vth(Q6))。
另一方面，为了使节点N1的电平上升，必需对电容元件C1和晶体管Q1的栅极电容进行充电，但由于这些电容值较大，所以节点N1难以高速充电。并且，由于晶体管Q3在源极跟随模式下工作，所以难以在短时间内使节点N1的电平上升至逻辑值(VDD-Vth(Q6)-Vth(Q3))。因此，若之前2级的输出信号Gn-2的脉冲宽度不充分宽，则此时的节点N1的电平仅能上升至比逻辑值小的规定电平。
在时钟信号CLK2返回L电平的时刻t2，由于之前2级的输出信号Gn-2返回L电平，所以晶体管Q6截止，节点N2变为浮动状态的H电平。
而且，在时钟信号CLK3变为H电平的时刻t3，前级的输出信号Gn-1(第1级的单位移位寄存器SR1的情况下为第2启动脉冲SP2)变为H电平，所以利用经该单位移位寄存器SR的电容元件C4的耦合，进一步使被预充电的节点N2升压。由于升压后的节点N2的电平比升压前上升了前级的输出信号Gn-1的振幅(VDD)，所以变为2×VDD-Vth(Q6)。
在该状态下，由于晶体管Q3的栅极(节点N2)、源极(节点N1)之间的电压足够高，所以晶体管Q3不在源极跟随模式、而在非饱和区工作(非饱和工作)，对节点N1进行充电。由此，对节点N1高速充电，变为H电平，并且，不损失阈值电压Vth，节点N1的电平达到VDD。在该节点N1和节点N2为H电平的状态(下面称为“置位状态”)下，晶体管Q1导通。
在时钟信号CLK3返回L电平的时刻t4，前级的输出信号Gn-1返回L电平，晶体管Q3的栅极(节点N2)的电平追随其而下降，返回升压前的VDD-Vth(Q6)。此时，由于晶体管Q3的源极(节点N1)的电平为VDD，所以该晶体管Q3截止，节点N1变为浮动的H电平(因此，维持置位状态)。
在上述各实施方式的单位移位寄存器SR中，由于节点N1预充电时，伴随晶体管Q3的阈值电压损失，所以即使在时钟信号的脉冲宽度充分长的情况下，节点N1最大也只上升到VDD-Vth(Q3)。相反，在本实施方式中，即使时间短，也可将节点N1充电到比之高Vth(Q3)以上的电平。
若在时刻t5，第1时钟端子CK1的时钟信号CLK1变为H电平，则此时，晶体管Q1导通，晶体管Q2截止，所以输出端子OUT的输出信号Gn的电平上升。此时，利用经电容元件C1和晶体管Q1的栅极电容的电容耦合，将节点N1的电平升压特定的电压。由此，由于将晶体管Q1的栅极源极间电压保持得较大，所以输出端子OUT的电平、即输出信号Gn追随于时钟信号CLK1而高速上升。另外，由于晶体管Q1执行非饱和工作，所以输出信号Gn的H电平为与时钟信号CLK1的H电平相同的VDD。
即使在本实施方式中，有时在输出信号Gn的上升时，与实施方式1一样，由于时钟信号CLK1的上升速度与输出信号Gn的上升速度的差，晶体管Q5的栅极源极间电压(VGS(Q5))超过其阈值电压(Vth(Q5))，从节点N1向输出端子OUT流过电流(I(Q5))(参考图9)。但是，由于基本上该电流很小，不产生影响晶体管Q1的驱动能力的节点N1的电平下降，所以不成问题。尤其是在本实施方式中，由于节点N1的电平高，输出信号Gn的上升速度比实施方式1还高，所以晶体管Q5的栅极源极间电压变小。
另外，若在时刻t6，时钟信号CLK1返回L电平，则输出信号Gn也变为L电平，返回栅极线的非选择状态。此时，节点N1的电平下降到升压前的VDD。
接着，在时钟信号CLK2变为H电平的时刻t7，下级的输出信号Gn+1变为H电平。相应地，晶体管Q4、Q7导通，节点N1、N2返回L电平的复位状态。由此，晶体管Q1截止，但此时，由于晶体管Q2导通，所以维持输出信号Gn的L电平。之后，在时钟信号CLK2返回L电平的时刻t8，下级的输出信号Gn+1返回L电平，之后，变为该单位移位寄存器SRn的非选择期间。
非选择期间的工作基本上与实施方式1的情况一样，每当向第1时钟端子CK1输入时钟信号CLK1，则晶体管Q5就导通(导通状态)。从而，即使欲当时钟信号CLK1上升时使节点N1的电平上升，节点N1也经晶体管Q5放电，维持该L电平。并且，在该非选择期间，晶体管Q8也在每次输入时钟信号CLK1时导通，使节点N2放电。由此，防止将晶体管Q6的泄漏电流产生的电荷积累在节点N2中，并防止该节点N2变为H电平。利用这些晶体管Q5、Q8的作用，防止非选择期间晶体管Q1导通，并防止输出信号Gn变为H电平。
如上所述，根据本实施方式，与上述各实施方式相比，由于可更高速且可将节点N1预充电到更高电平，所以输出信号的上升和下降速度进一步提高，可有助于工作的高速化。另外，由于晶体管Q5与实施方式1一样作用，所以防止非选择期间中的误工作的效果与实施方式1一样。另外，上述实施方式3也可适用于本实施方式。
<实施方式5>
如图9所述，在实施方式1的单位移位寄存器SR中，若在输出信号(Gn)上升时、晶体管Q5的栅极源极间电压VGS(Q5)超过其阈值电压Vth(Q5)，则从节点N1经晶体管Q5向输出端子OUT流过电流(I(Q5))。如上所述，通常只很少流过该电流，不产生影响晶体管Q1的驱动能力的节点N1的电平下降，所以不成问题，但在输出负载电容大、输出信号的上升变慢的情况下，流过晶体管Q5的电流(I(Q5))变大，晶体管Q1的驱动能力也有可能会下降。在实施方式5中，提议成为其对策的单位移位寄存器SR。
图17是实施方式5的单位移位寄存器SR的电路图。在图1 7所示的单位移位寄存器SR中，晶体管Q5的栅极与第1时钟端子CK1不直接连接，其间介有电平调整电路100。该电平调整电路100在将H电平降低规定值(减小基于L电平的H电平的绝对值)之后，将输入到第1时钟端子CK1的时钟信号提供给晶体管Q5的栅极。即，电平调整电路100用于使输入到第1时钟端子CK1的时钟信号的振幅减小上述规定值。
在图17的实例中，电平调整电路100由晶体管Q9、Q10构成。若将晶体管Q5的栅极连接的节点设定为节点N3，则晶体管Q9(第3晶体管)连接于节点N3与第1时钟端子CK1之间，其栅极连接于第1时钟端子CK1上(二极管连接)。另外，晶体管Q10(第4晶体管)连接于节点N3与第1电源端子S1之间，其栅极连接于第2时钟端子CK2上。
下面，说明实施方式5的单位移位寄存器SR的工作。这里，设利用2相时钟信号CLK、/CLK来驱动该电位移位寄存器SR，向第1时钟端子CK1输入时钟信号CLK，向第2时钟端子CK2输入时钟信号/CLK。
图17的单位移位寄存器SR的工作基本上与实施方式1的电路(图7)一样，但经电平调整电路100向晶体管Q5的栅极提供时钟信号CLK。当时钟信号CLK为H电平时，向晶体管Q5的栅极提供使时钟信号CLK的H电平减小晶体管Q9的阈值电压部分后的信号、即将时钟信号CLK的振幅减小该阈值电压部分后的信号(此时，时钟信号/CLK为L电平，晶体管Q10截止)。
结果，在输出信号(Gn)上升时，晶体管Q5的栅极源极间电压(VGS(Q5))变小，难以超过该阈值电压(Vth(Q5))。从而，即使在输出负载电容大、输出信号的上升变慢的情况下，也可使此时流过晶体管Q5的电流(I(Q5))变小或为0，可抑制晶体管Q1的驱动能力的下降。
晶体管Q9用作将第1时钟端子CK1作为阳极、将节点N3作为阴极(即设从第1时钟端子CK1至节点N3的方向为导通方向(充电方向))的二极管，所以当时钟信号CLK返回L电平时，晶体管Q9不能使节点N3放电，但此时，由于时钟信号/CLK变为H电平，所以节点N3经晶体管Q10放电，变为L电平。结果，晶体管Q5与实施方式1大致一样工作。
<实施方式6>
实施方式6示出实施方式5中说明的电平调整电路100的变形例。
例如在即使使用图17的电平调整电路100也不能充分抑制在单位移位寄存器SR的输出信号Gn上升时流过晶体管Q5的电流的情况下，也可如图18所示，使用使均二极管连接的两个晶体管Q9、Q11串联连接于节点N3与第1时钟端子CK1之间的电平调整电路100。与图17的电平调整电路100相比，由于提供给晶体管Q5的栅极的信号的H电平减小晶体管Q1的阈值电压部分，所以可进一步提高抑制流过晶体管Q5的电流的效果，很有效。
另外，图17中，使晶体管Q10的源极连接于第1电源端子S1上，但也可如图19所示，连接于第1时钟端子CK1上。此时，当时钟信号/CLK变为L电平、该晶体管Q10截止时，输入到源极的时钟信号CLK变为H电平，所以变为与将晶体管Q10的栅极相对源极向负向偏压等效的状态。由此，由于正向漂移后的晶体管Q10的阈值电压向负向恢复，所以可得到可延长电路的工作寿命的效果。
另外，在图17的单位移位寄存器SR中，在晶体管Q5的栅极宽度大、该栅极电容相对于附随于节点N3的寄生电容(未图示)相当大的情况下，认为利用输出信号Gn上升时晶体管Q5的栅极漏极间的叠加电容的耦合，会使节点N3的电平上升。若该节点N3的电平上升大，则产生在输出信号Gn为H电平期间，晶体管Q5导通，节点N1的电平下降等问题。
因此，如图20所示，最好在电平调整电路100中，在节点N3与第1时钟端子CK1之间设置二极管连接的晶体管Q12(单向性开关元件)，以便使从节点N3至第1时钟端子CK1的方向变为正向(放电方向)。该晶体管Q12在节点N3的电平上升至时钟信号CLK的H电平(VDD)与晶体管Q12的阈值电压(Vth(Q12))之和以上的情况下，从节点N3向第1时钟端子CK1流过电流，将节点N3的电平箝位在VDD+Vth(Q12))电平。因此，晶体管Q5的栅极源极间电压的电压最大为Vth(Q12)，由于基本上抑制了输出信号Gn输出时晶体管Q5的导通，所以也可抑制节点N1的电平下降。
图20中，示出对图17所示的电平调整电路100设置晶体管Q12的实例，但例如也可如图21所示，对图18的电平调整电路100设置晶体管Q12，也可如图22所示，对图19的电平调整电路100设置晶体管Q12。
<实施方式7>
图23是本发明实施方式7的单位移位寄存器SR的电路图。本实施方式在如实施方式2(图12)所示，使用提供高电位侧电源电位VDD的电源来作为经晶体管Q3的节点N1的充电源的情况下有效。
例如在图12的单位移位寄存器SR的非选择期间，当时钟信号CLK为L电平时，晶体管Q5截止，节点N1为浮动状态的L电平，所以晶体管Q3的泄漏电流产生的电荷积累在节点N1中。从而，在泄漏电流大的情况下，节点N1的电位会上升。另外，当时钟信号CLK为H电平时，利用经晶体管Q1的叠加电容的耦合，节点N1的电平上升，但此时，若节点N1的电平变高，则无论是否在非选择期间，晶体管Q1均容易导通，成为产生误工作的原因，成为问题。
图23的单位移位寄存器SR成为该问题的对策。下面，说明该单位移位寄存器SR。
图23的单位移位寄存器SR构成为在图12的电路上连接由晶体管Q13-Q15构成的电路。如图23所示，晶体管Q13连接于节点N1与第1电源端子S1之间。这里，若将晶体管Q13的栅极连接的节点定义为节点N4，则在节点N4与第1电源端子S1之间，相互并联连接晶体管Q14、Q16。晶体管Q14的栅极连接于节点N1，晶体管Q16的栅极连接于第1时钟端子CK1。另外，晶体管Q15二极管连接，连接于节点N4与第2时钟端子CK2之间。即，晶体管Q15的栅极与其漏极一样连接于第2时钟端子CK2上。
将晶体管Q14的导通电阻设定为比晶体管Q15的导通电阻充分小。因此，若假设时钟信号/CLK为H电平，则节点N1变为H电平，晶体管Q14导通，此时节点N4变为L电平。即，晶体管Q14、Q15构成将节点N1作为输入节点、将节点N4作为输出节点的比例型反相器，晶体管Q14(第6晶体管)用作该反相器的驱动元件，晶体管Q15(第7晶体管)用作负载元件。其中，该反相器由于使用时钟信号/CLK作为提供给晶体管Q15的漏极的电源，所以在时钟信号/CLK为H电平的期间被激活。
晶体管Q16在时钟信号CLK为H电平时，使节点N4放电。即，该晶体管Q16是在时钟信号/CLK为L电平、该反相器为非激活时，使该反相器的输出节点(节点N4)放电的晶体管(第8晶体管)。
另外，晶体管Q13是根据由晶体管Q14、Q15构成的反相器的输出来使节点N1放电的晶体管(第5晶体管)。该晶体管Q13只要能流过晶体管Q3的泄漏电流程度的电流即可，因此，其导通电阻可以不太低。因此，晶体管Q13可以是尺寸小的晶体管。
图24是表示图23的单位移位寄存器SR的工作的定时图。下面，根据该图，说明该单位移位寄存器SR的工作，但其基本工作与图8中说明的相同，所以这里主要说明关联于由晶体管Q13-Q15构成的电路的工作。
这里，作为初始状态，也假设节点N1为L电平的复位状态，另外，设第1时钟端子CK1(时钟信号CLK)为H电平，第2时钟端子CK2(时钟信号/CLK)、复位端子RST(下级的输出信号Gn+1)和输入端子IN(前级的输出信号Gn-1)为L电平。
在时刻t0时钟信号CLK转变为L电平之后，在时钟信号/CLK转变为H电平的时刻t1，若前级的输出信号Gn-1变为H电平，则晶体管Q3导通，节点N1的电平上升。另外，由晶体管Q14、Q15构成的反相器激活。此时，由于晶体管Q15导通，所以节点N4的电平上升，欲使晶体管Q13导通，但晶体管Q3的导通电阻设定得比晶体管Q13的导通电阻低得多，这里，节点N1的电位上升，变为H电平(VDD-Vth)。相应地，晶体管Q14导通，节点N4变为由晶体管Q15、Q14的导通电阻比确定的L电平。结果，该单位移位寄存器SR变为置位状态，晶体管Q1导通。
接着，在时刻t2，若前级的输出信号Gn-1变为L电平，则晶体管Q3截止，节点N1变为浮动状态的H电平。由于同时时钟信号/CLK也变为L电平，所以晶体管Q15截止，由晶体管Q14、Q15构成的反相器变为非激活。从而，由于来自晶体管Q15的电源提供消失，所以节点N4的电平变为VSS。
在时刻t3，若时钟信号CLK变为H电平，则晶体管Q1导通，所以输出信号Gn变为H电平，与此同时，节点N1被升压。此时，晶体管Q16导通，但由于节点N4已变为VSS，所以其电平无变化。
在时刻t4，若时钟信号CLK变为L，则与之追随，输出信号Gn也返回L电平。另外，晶体管Q16也截止。
在时刻t5，时钟信号/CLK变为H电平，并且下级输出信号Gn+1变为H电平。此时，晶体管Q4导通，使节点N1的电平下降，相应地，晶体管Q14截止。另外，由于晶体管Q15导通，由晶体管Q14、Q15构成的反相器激活，所以节点N4变为H电平，晶体管Q13导通。由此，节点N1变为L电平的复位状态。
在时刻t6，若时钟信号/CLK变为L电平，则晶体管Q15截止，由晶体管Q14、Q15构成的反相器变为非激活。但是，由于节点N4为浮动状态的H电平，所以维持晶体管Q13的导通，防止晶体管Q13的泄漏电流产生的电荷积累在节点N1。
在时刻t7，若时钟信号CLK变为H电平，则由于晶体管Q16导通，所以使节点N4放电，变为L电平，相应地，晶体管Q13截止。但是，此时晶体管Q5导通，所以与实施方式1一样，经该晶体管Q5使节点N1的电荷放电。
在时刻t8，若时钟信号CLK变为L电平，则晶体管Q5截止，所以节点N1变为浮动状态，开始积累晶体管Q3的泄漏电流产生的电荷。但是，在本实施方式中，若在之后的时刻t9，时钟信号/CLK变为H电平，则激活由晶体管Q14、Q15构成的反相器，节点N4变为H电平。相应地，晶体管Q13导通，所以这次经晶体管Q13释放节点N1的电荷。
之后，接着在前级输出信号Gn-1变为H电平之前的非选择期间，若时钟信号CLK变为H电平，则节点N1经晶体管Q5放电(下拉)，若时钟信号/CLK变为H电平，则经晶体管Q13放电。即，在非选择期间重复该工作，所以可防止节点N1的电平上升。
如上所述，根据本实施方式，由于可防止在单位移位寄存器SR的非选择期间节点N1变为浮动状态，所以可防止晶体管Q13的泄漏电流引起的节点N1的电位上升。即，可进一步抑制非选择期间中误工作的发生，提高工作的可靠性。
如上所述，利用晶体管Q5、Q13这两个晶体管交替执行节点N1的放电。即，这些节点在非选择期间中不被继续地偏压，在时钟信号CLK、/CLK变为H电平的定时，被分别偏压，所以具有缓和该晶体管Q5、Q13的阈值电压的漂移问题。
图23中，示出使晶体管Q15二极管连接，向其栅极与漏极双方提供时钟信号/CLK的实例，但也可构成为仅向晶体管Q5的栅极提供时钟信号/CLK，向漏极提供其它电压源。此时，如图25所示，可使晶体管Q15的漏极连接于第2电源端子S2上，提供高电位侧电源电位VDD。
另外，也可如图26所示，将晶体管Q16的源极连接于第2时钟端子CK2上，提供时钟信号/CLK。此时，当输入晶体管Q16的栅极的时钟信号CLK为L电平，该晶体管Q16截止时，输入源极的时钟信号/CLK变为H电平，所以变为与晶体管Q16的栅极相对源极向负向偏压等效的状态。由此，由于正向漂移后的阈值电压向负向恢复，所以能减轻晶体管Q16的驱动能力的下降。从而，可保持晶体管Q16的驱动能力较大，相应地可减小晶体管Q16的尺寸。
并且，如图27所示，也可使晶体管Q2的栅极连接于节点N4上。非选择期间的节点N4的电平在时钟信号/CLK上升时变为H电平，在时钟信号CLK上升时变为L电平，所以即使如此构成也可执行与上述一样的工作。由此，容易增加电路布局的自由度，减小电路的占有面积。
在图23的单位移位寄存器SR中，向晶体管Q5的栅极直接输入时钟信号CLK，但当然也可使用如实施方式5、6(图17-图22)所示的电平调整电路100。另外，图23中，使晶体管Q2的源极连接于第1电源端子S1上，但当然也可应用实施方式3(图13)而连接于第1时钟端子CK1上。
<实施方式8>
图28是本发明实施方式8的单位移位寄存器SR的电路图。在本实施方式中，与图23的电路相比，构成为在第2时钟端子CK2与节点N4之间，连接当由晶体管Q14、Q15构成的反相器为非激活时使其输出节点(节点N4)放电的晶体管Q16(第8晶体管)。此时，如图28所示，使晶体管Q16的栅极连接于节点N4上。即，晶体管Q16二极管连接，用作将从节点N4至第2时钟端子CK2的方向作为正向的单向性开关元件。
图29是表示图28的单位移位寄存器SR的工作的定时图。时刻t6之前的工作与用图24说明的图23的单位移位寄存器SR的工作一样，所以这里省略说明。
在时刻t6，若时钟信号/CLK变为L电平，则经晶体管Q16使节点N4的电荷放电。由于晶体管Q16二极管连接，所以放电后的节点N4的电平下降至晶体管Q16的阈值电压(Vth(Q6))。此时，由于晶体管Q13截止，所以节点N1变为浮动状态，晶体管Q3的泄漏电流产生的电荷开始积累在节点N1处。但是，在之后的时刻t7，若时钟信号CLK变为H电平，则由于晶体管Q5导通，所以与实施方式1一样，经晶体管Q5，使节点N1的电荷放电。
在时刻t8，若时钟信号CLK变为L电平，则晶体管Q5截止，所以节点N1变为浮动状态，开始积累晶体管Q3的泄漏电流产生的电荷。但是，在之后的时刻t9，时钟信号/CLK变为H电平，节点N4变为H电平。相应地，由于晶体管Q13导通，所以这次经晶体管Q13释放节点N1的电荷。
之后，接着在前级输出信号Gn-1变为H电平之前的非选择期间，若时钟信号CLK变为H电平，则节点N1经晶体管Q5放电(下拉)，若时钟信号/CLK变为H电平，则经晶体管Q13放电。即，由于在非选择期间重复该工作，所以能防止节点N1的电平上升。
如上所述，在本实施方式中，与实施方式7的不同之处在于使节点N4放电的定时为时钟信号/CLK的下降沿时(t6)，另外，放电后的节点N4的电平变为晶体管Q16的阈值电压，但此外的工作基本上相同，能得到同样的效果。
另外，图28中也示出使晶体管Q15二极管连接，向其栅极与漏极双方提供时钟信号/CLK的实例，但也可构成为仅向晶体管Q5的栅极提供时钟信号/CLK，向漏极提供其它电压源。此时，例如可将晶体管Q15的漏极连接于第2电源端子S2上，提供高电位侧电源电位VDD(参考图25)。
另外，也可如图30所示，将晶体管Q2的栅极连接于节点N4上。由于非选择期间中节点N4的电平追随时钟信号/CLK的电平，所以即使如此构成也可执行与上述一样的工作。由此，容易增加电路布局的自由度，减小电路的占有面积。
在图28的单位移位寄存器SR中，向晶体管Q5的栅极直接输入时钟信号CLK，但当然也可使用如实施方式5、6(图17-图22)所示的电平调整电路100。另外，图28中，使晶体管Q2的源极连接于第1电源端子S1上，但当然也可应用实施方式3(图13)而连接于第1时钟端子CK1上。
<实施方式9>
图31是本发明实施方式9的单位移位寄存器SR的电路图。该单位移位寄存器SR将图23中的晶体管Q15、Q16置换为电容元件C4。如图31所示，该电容元件C4连接于节点N4与第2时钟端子CK2之间。另外，晶体管Q14与图23一样，连接于节点N4与第1电源端子S1之间，栅极连接于节点N1上。
由该晶体管Q14与电容元件C4构成的电路也用作当时钟信号/CLK变为H电平时激活的反相器。即，若其输入节点(节点N1)为L电平，则晶体管Q14截止，所以当时钟信号/CLK变为H电平时，输出节点(节点N4)就利用经电容元件C4的耦合而升压，变为H电平。相反，若输入节点(节点N1)为H电平，则晶体管Q14截止，所以即使时钟信号CLK变为H电平，输出节点(节点N4)也不升压，为L电平。
图32是表示图31的单位移位寄存器SR的工作的定时图。下面，根据该图，说明该单位移位寄存器SR的工作，但其基本工作与图29中说明的一样，所以这里主要说明节点N4的电平的动作。
这里，作为初始状态，也假设节点N1为L电平的复位状态，另外，设第1时钟端子CK1(时钟信号CLK)为H电平，第2时钟端子CK2(时钟信号/CLK)、复位端子RST(下级的输出信号Gn+1)和输入端子IN(前级的输出信号Gn-1)为L电平。
在时刻t0时钟信号CLK转变为L电平之后，时钟信号/CLK在时刻t1上升。此时，利用经电容元件C4的电容耦合，节点N4的电平上升，但此时，由于晶体管Q3导通，节点N1变为H电平，所以晶体管Q14导通，节点N4被立即放电至VSS的电平。即，节点N4瞬时变为H电平，但此时，由于节点N2被晶体管Q3充电，所以节点N1毫无问题地变为H电平。
在时刻t2，时钟信号/CLK下降，由此，节点N4的电平下降，但由于节点N1为H电平，晶体管Q14导通，所以立即返回VSS的电平。
另外，在时刻t3，若时钟信号CLK变为H电平，则输出信号Gn变为H电平，接着，在时刻t4，若时钟信号CLK变为L，则输出信号Gn返回L电平。其间，节点N4的电平无变化。
在时刻t5，伴随时钟信号/CLK的上升，节点N4的电平上升。此时，利用下级的输出信号Gn+1，使晶体管Q4导通，节点N1变为L电平，相应地，晶体管Q14截止，所以上升后的节点N4维持在特定的电平。
在时刻t6，在时钟信号/CLK下降的同时，节点N4的电平下降。此时，N1的电平为VSS，若晶体管Q14的栅极(节点N1)源极(这里，根据电位关系为节点N4)之间为Vth以上，则晶体管Q14导通。结果，节点N4的电平为比VSS低晶体管Q14的阈值电压的-Vth(Q14)。
此时，由于晶体管Q13截止，所以节点N1变为浮动状态，晶体管Q3的泄漏电流产生的电荷开始积累在节点N1中。但是，若在之后的时刻t7，时钟信号CLK变为H电平，则由于晶体管Q5导通，所以与实施方式1一样，经该晶体管Q5使节点N1的电荷放电。
在时刻t8，若CLK变为L电平，则晶体管Q5截止，所以节点N1再次变为浮动状态，开始积累晶体管Q3的泄漏电流产生的电荷。但是，若在之后的时刻t9，时钟信号/CLK变为H电平，则利用经电容元件C4的耦合，节点N4上升规定电压(图32所示的ΔV)，变为H电平。此时，节点N1为L电平，晶体管Q13截止，所以在时钟信号/CLK为H电平期间，维持节点N4的H电平。由于上升的电压值(ΔV)是由电容元件C4与节点N4的寄生电容确定的值，所以电容元件C4事先设定为节点N4充分变为H电平的值。
之后，接着在前级输出信号Gn-1变为H电平之前的非选择期间，重复进行当时钟信号CLK为H电平时经晶体管Q5使节点N1放电(下拉)、与当时钟信号/CLK为H电平时经晶体管Q13放电，与实施方式7一样，能防止节点N1的电平上升。
另外，如图33所示，也可使晶体管Q2的栅极连接于节点N4上。由于非选择期间的节点N4的电平追随于时钟信号/CLK的电平，所以即使如此构成也可执行与上述一样的工作。由此，容易增加电路布局的自由度，减小电路的占有面积。但是，由于节点N4的寄生电容值大，所以为了确保在上述时刻t9上升的电压值(ΔV)足够大，必需使电容元件C4的电容值相当大。
在图31的单位移位寄存器SR中，向晶体管Q5的栅极直接输入时钟信号CLK，但当然也可使用如实施方式5、6(图17-图22)所示的电平调整电路100。另外，图31中，使晶体管Q2的源极连接于第1电源端子S1上，但当然也可应用实施方式3(图13)而连接于第1时钟端子CK1上。
<实施方式10>
图34是本发明实施方式10的单位移位寄存器SR的电路图。在本实施方式中，与实施方式7(图23)的单位移位寄存器SR相比，构成为使晶体管Q14的栅极连接于输入端子IN上。即，向各单位移位寄存器SR的晶体管Q14的栅极输入其前级的输出信号(在第1级的情况下为启动脉冲SP)。
图23电路的晶体管Q14在节点N1为H电平期间(图24的时刻t1～t5)中导通，但图34的单位移位寄存器SR的晶体管Q14以在输入端子IN(前级的输出信号或启动脉冲SP)为H电平的期间(图24的时刻t1～t2)导通的方式进行工作。因此，实施方式10的单位移位寄存器SR中晶体管Q14恢复到截止的定时更早，但在晶体管Q14恢复到截止之后，晶体管Q16导通，使节点N4放电，所以单位移位寄存器SR的工作与实施方式7的情况基本一样。因此，本实施方式也可得到与实施方式7一样的效果。
另外，图23的晶体管Q14在节点N1开始充电之后才导通，但图34的晶体管Q14在前级的输出信号上升时迅速导通。因此，在本实施方式中，由于可在节点N1充电开始时使晶体管Q13可靠导通，所以可得到能容易对节点N1充电的效果。
并且，在本实施方式中，由于构成为晶体管Q14的栅极不连接于节点N1上，所以与图23的电路相比，附随于节点N1的寄生电容减小晶体管Q14的栅极电容大小。因此，可在输出信号输出时(选择期间)高效升压节点N1，还有助于提高晶体管Q1的驱动能力、即单位移位寄存器SR的驱动能力。
本实施方式可广泛应用于具备包含晶体管Q14的反相器的单位移位寄存器SR(实施方式7-9)。另外，也可对本实施方式的单位移位寄存器SR应用实施方式5、6(图17-图22)所示的电平调整电路100。另外，也可应用实施方式3，将晶体管Q2的源极连接于第1时钟端子CK1上。
<实施方式11>
图35是本发明实施方式11的单位移位寄存器SR的电路图。在本实施方式中，与实施方式7(图23)的单位移位寄存器SR相比，构成为使晶体管Q13的源极连接于第1时钟端子CK1上。
在实施方式7中，第n级的单位移位寄存器SRn的节点N4(晶体管Q13的栅极)在非选择期间、于与时钟信号/CLK基本同步的定时重复变为H电平(正确地说，在时钟信号/CLK上升时变为H电平，在时钟信号CLK上升时变为L电平)。在图23的电路中，由于晶体管Q13的源极被固定在电位VSS，所以栅极重复正偏压，容易产生该阈值电压的漂移。
相反，在本实施方式中，当晶体管Q13的栅极变为L电平时，由于输入该源极的时钟信号CLK变为H电平，所以变为与将晶体管Q13的栅极相对源极向负向偏压等效的状态。由此，由于正向漂移后的阈值电压向负向恢复，所以能得到减轻晶体管Q13的驱动能力的下降，电路的工作寿命延长的效果。
本实施方式可广泛应用于具备晶体管Q13的单位移位寄存器SR(实施方式7-10)。另外，也可对本实施方式的单位移位寄存器SR应用实施方式5、6(图17-图22)所示的电平调整电路100。另外，也可应用实施方式3，将晶体管Q2的源极连接于第1时钟端子CK1上。
<实施方式12>
在实施方式5(图17)中，示出各个单位移位寄存器SR分别具有电平调整电路100的方式，但也可由多个单位移位寄存器SR共享电平调整电路100。
图36是表示实施方式12的移位寄存器的结构的图，示出由级联连接的多个单位移位寄存器SR构成的多级移位寄存器。该图中，示出第n级-第n+3级的4级电路(假设n为奇数)。
本实施方式的多级移位寄存器具备被第奇数级单位移位寄存器SR共享的电平调整电路(公共电平调整电路)100A、以及被第偶数级单位移位寄存器SR共享的电平调整电路(公共电平调整电路)100B。因此，奇数级的晶体管Q5的栅极节点(图17的节点N3)为公共节点，同样，奇数级的晶体管Q5的栅极节点也成为公共节点。下面，将奇数级共用的节点N3称为“节点N3A”，将偶数级共用的节点N3称为“节点N3B”。
图36中，公共电平调整电路100A、100B分别具有与图17所示的电平调整电路100相同的电路结构。即，图36的晶体管Q9A、Q9B相当于图17的晶体管Q9，图36的晶体管Q10A、Q10B相当于图17的晶体管Q10，图36的时钟端子CK1A、CK1B相当于图17的第1时钟端子CK1。不用说，这只不过是一例，公共电平调整电路100A、100B各自的电路结构也可如图17-图22的任一所示。
公共电平调整电路100A生成减小时钟信号CLK的振幅的信号，将该信号提供给节点N3A(更正确地说，节点N3A在时钟信号CLK上升时变化为H电平，在时钟信号/CLK上升时变化为L电平)。另一方面，公共电平调整电路100B生成减小时钟信号/CLK的振幅的信号，将该信号提供给节点N3B(更正确地说，节点N3B在时钟信号/CLK上升时变化为H电平，在时钟信号CLK上升时变化为L电平)。
因此，各单位移位寄存器SR可执行与图17的单位移位寄存器SR一样的工作，得到与实施方式5一样的效果。并且，由于多个单位移位寄存器SR共享公共电平调整电路100A、100B，所以有助于电路的形成面积缩小化。
如实施方式6所述，在图17的单位移位寄存器SR中，在晶体管Q5的栅极电容比附随于其栅极节点(节点N3)的寄生电容大得多的情况下，认为当自身的输出信号上升时，利用经晶体管Q5的栅极漏极间的叠加电容的耦合，使节点N3的电平上升。若该节点N3的电平上升大，则产生在输出信号为H电平期间，晶体管Q5导通，节点N1的电平下降的问题(作为对策，设置图20的晶体管Q12)。
在本实施方式中，在奇数级的单位移位寄存器SR中，共享晶体管Q5的栅极节点(节点3A)，同样，在偶数级的单位移位寄存器SR中，也共享晶体管Q5的栅极节点(节点3B)。即，各个多个单位移位寄存器SR的晶体管Q5的栅极电容有助于节点N3A、N3B的寄生电容。因此，附随于各个单位移位寄存器SR中的晶体管Q5的栅极节点的寄生电容相对于图17的电路而言，非常大，不会产生上述问题。因此，公共电平调整电路100A、100B取得不必像图20的电平调整电路100那样设置晶体管Q12的优点。
图36中，示出将各单位移位寄存器SR的结构作为图17的电路的实例，但也可广泛应用于具备电平调整电路100的单位移位寄存器SR。
<实施方式13>
在本实施方式中，也示出多个单位移位寄存器SR共享电平调整电路100的多级移位寄存器的一例。图37是表示实施方式13的移位寄存器的结构的图，表示由级联连接的多个单位移位寄存器SR构成的多级移位寄存器。图中，也示出第n级-第n+3级的4级电路结构(假设n为奇数)。
在本实施方式中，仅公共化构成电平调整电路100的晶体管Q9、Q10中的晶体管Q10，单位移位寄存器SR每个中具备晶体管Q9。即，公共电平调整电路100A、100B分别仅由晶体管Q10A、Q10B构成。
在本实施方式中，也能得到与实施方式12大致一样的效果。但是，与实施方式12相比，对应于在每个单位移位寄存器SR中设置晶体管Q9，电路面积的缩小效果减小。但是，通过在每个单位移位寄存器SR中设置晶体管Q9，能得到如下另外的效果。
即，若在每个单位移位寄存器SR中设置晶体管Q9，则该各单位移位寄存器SR中，晶体管Q9的源极与晶体管Q5的栅极之间的距离在各级中相等，之间的寄生电阻也基本上相等。结果，能抑制各单位移位寄存器SR之间、晶体管Q5的栅极上升到H电平的定时的差异。
如图9所述，当输出信号上升时流过晶体管Q5的电流(I(Q5))影响晶体管Q5的栅极电平(在图9的实例中为时钟信号CLK)的上升沿与输出信号的上升沿的定时的关系。在本实施方式中，由于单位移位寄存器SR中晶体管Q5的栅极变为H电平的定时基本上恒定，所以可抑制晶体管Q5的电流差异。因此，容易防止输出信号上升时、电荷从节点N1泄漏到输出端子OUT。
<实施方式14>
图38是表示本发明实施方式14的多级移位寄存器的结构的图。本实施方式的移位寄存器如实施方式12、13所示，多个单位移位寄存器SR共享公共电平调整电路100A、100B。图38表示多个单位移位寄存器SR与公共电平调整电路100A、100B的配置。
也如实施方式13所述，当输出信号上升时流过晶体管Q5的电流影响晶体管Q5的栅极电平的上升沿与输出信号的上升沿的定时关系。因此，就全部单位移位寄存器SR而言，最好该定时关系恒定。
例如，构成显示装置的栅极线驱动电路30的多级移位寄存器级联连接数百个单位移位寄存器SR来构成(例如在VGA尺寸的显示装置中为640级)。此时，用于各单位移位寄存器SR共享时钟信号CLK、/CLK的布线(时钟布线)的长度为数cm，不能忽视该时钟布线的寄生阻抗的影响。即，在最接近外部连接端子(将由作为外部电路的时钟发生器31生成的时钟信号CLK、/CLK输入时钟布线)的单位移位寄存器SR与最远的单位移位寄存器SR之间，在输入时钟信号CLK、/CLK的定时上能产生不可忽视的时间差。
即，如图38所示，相对于时钟布线101A、101B，在从距离用于连接于时钟发生器31(未图示)的外部连接端子102A、102B近的一方起，按单位移位寄存器SR1、SR2、......、SRn的顺序连接的情况下，相对于距外部连接端子102A、102B最近连接的单位移位寄存器SR1，向最远连接的单位移位寄存器SRn延迟输入时钟信号CLK、/CLK。
因此，在本实施方式中，使公共电平调整电路100A、100B接近于距外部连接端子102A、102B最近的单位移位寄存器SR1来配置。即，在作为节点N3A、N3B的布线上，从距离公共电平调整电路100A、100B近的一方起，按单位移位寄存器SR1、SR2、......、SRn的顺序连接。即，若从单位移位寄存器SR每个看，则至外部连接端子102A、102B的距离、与至公共电平调整电路100A、100B的距离相互大致相等。
公共电平调整电路100A、100B输出的信号(减小时钟信号CLK、/CLK的振幅的信号)经作为节点N3A、N3B的布线传递到各单位移位寄存器SR，该布线中逻辑上也产生与时钟布线101A、101B一样的延迟。因此，根据本实施方式，在全部单位移位寄存器SR中，可使来自外部连接端子102A、102B的时钟信号CLK、/CLK信号、与来自公共电平调整电路100A、100B的信号之间的相位关系大致恒定。
另外，图38为从距离外部连接端子102A、102B近的一方起，按单位移位寄存器SR1、SR2、......、SRn的顺序配置的实例，所以使公共电平调整电路100A、100B接近于单位移位寄存器SR1来配置，但其未必为第1级，也可为任一级。有时根据外部连接端子102A、102B的布局，第1级单位移位寄存器SR1以外的单位移位寄存器也会与之最接近。公共电平调整电路100A、100B只要配置在外部连接端子102A、102B的附近、或最接近外部连接端子102A、102B的单位移位寄存器SR的附近即可。
权利要求
1.一种移位寄存器电路，其特征在于，具备输入端子、输出端子、第1时钟端子和复位端子；第1晶体管，向所述输出端子提供输入到所述第1时钟端子的第1时钟信号；驱动电路，根据输入到所述输入端子的信号，对所述第1晶体管的控制电极进行充电，根据输入到所述复位端子的信号，使所述第1晶体管的控制电极放电，由此驱动该第1晶体管；以及开关电路，当为所述第1晶体管的控制电极被放电的状态时，根据所述第1时钟信号，使所述第1晶体管的控制电极与所述输出端子之间导通。
2.如权利要求1所述的移位寄存器电路，其特征在于，所述开关电路是连接于所述输出端子与所述第1晶体管的控制电极之间的第2晶体管。
3.如权利要求2所述的移位寄存器电路，其特征在于，所述第2晶体管的控制电极连接于所述第1时钟端子上。
4.如权利要求2所述的移位寄存器电路，其特征在于，还具备电平调整电路，在将所述第1时钟信号的振幅减小规定值后，提供给所述第2晶体管的控制电极。
5.如权利要求4所述的移位寄存器电路，其特征在于，所述电平调整电路具备单向性的开关元件，连接于所述第2晶体管的控制电极与所述第1时钟端子之间，将从所述第2晶体管的控制电极至所述第1时钟端子的方向作为放电方向。
6.如权利要求4所述的移位寄存器电路，其特征在于，所述电平调整电路具备第3晶体管，连接于所述第2晶体管的控制电极与所述第1时钟端子之间，并以将从所述第1时钟端子至所述第2晶体管的控制电极的方向作为充电方向的方式二极管连接；以及第4晶体管，具有输入相位与所述第1时钟信号不同的第2时钟信号的控制电极，使所述第2晶体管的控制电极放电。
7.如权利要求6所述的移位寄存器电路，其特征在于，所述电平调整电路具备多个所述第3晶体管，所述多个第3晶体管相互串联连接于所述第2晶体管的控制电极与所述第1时钟端子之间。
8.如权利要求1所述的移位寄存器电路，其特征在于，还具备反相器，将所述第1晶体管的控制电极所连接的节点作为输入节点，被相位与所述第1时钟信号不同的第3时钟信号激活；以及第5晶体管，根据所述反相器的输出，使所述第1晶体管的控制电极放电。
9.如权利要求8所述的移位寄存器电路，其特征在于，所述第5晶体管连接于所述第1晶体管的控制电极与所述第1时钟端子之间。
10.如权利要求8所述的移位寄存器电路，其特征在于，所述反相器具备第6晶体管，连接于该反相器的所述输出节点与规定的第1电源端子之间，其控制电极成为该反相器的所述输入节点；以及第7晶体管，连接于所述输出节点与提供所述第3时钟信号的第2时钟端子之间，具有连接于该第2时钟端子上的控制电极。
11.如权利要求8所述的移位寄存器电路，其特征在于，所述反相器具备第6晶体管，连接于该反相器的所述输出节点与规定的第1电源端子之间，其控制电极成为该反相器的所述输入节点；以及第7晶体管，连接于所述输出节点与规定的第2电源端子之间，具有连接于提供所述第3时钟信号的第2时钟端子上的控制电极。
12.如权利要求10或11所述的移位寄存器电路，其特征在于，还具备第8晶体管，当所述反相器为非激活时，使该反相器的所述输出节点放电。
13.如权利要求12所述的移位寄存器电路，其特征在于，所述第8晶体管连接于所述反相器的所述输出节点与所述第1电源端子之间，具有连接于所述第1时钟端子上的控制电极。
14.如权利要求12所述的移位寄存器电路，其特征在于，所述第8晶体管连接于所述反相器的所述输出节点与所述第2时钟端子之间，具有连接于所述第1时钟端子上的控制电极。
15.如权利要求12所述的移位寄存器电路，其特征在于，所述第8晶体管连接于所述反相器的所述输出节点与所述第2时钟端子之间，具有连接于所述输出节点上的控制电极。
16.如权利要求8或9所述的移位寄存器电路，其特征在于，所述反相器具备第6晶体管，连接于该反相器的所述输出节点与规定的第1电源端子之间，其控制电极成为该反相器的所述输入节点；以及第1电容元件，连接于所述输出节点与提供所述第3时钟信号的第2时钟端子之间。
17.如权利要求8至11任一项所述的移位寄存器电路，其特征在于，还具备第9晶体管，根据所述反相器的输出，使所述输出端子放电。
18.如权利要求17所述的移位寄存器电路，其特征在于，所述第9晶体管具有连接于所述输出端子上的一个主电极、连接于所述反相器的所述输出节点上的控制电极、以及提供相位与所述第3时钟信号不同的第4时钟信号的其它主电极。
19.如权利要求1所述的移位寄存器电路，其特征在于，还具备反相器，将所述输入端子作为输入节点，由相位与所述第1时钟信号不同的第3时钟信号激活；以及第5晶体管，根据所述反相器的输出，使所述第1晶体管的控制电极放电。
20.如权利要求19所述的移位寄存器电路，其特征在于，所述第5晶体管连接于所述第1晶体管的控制电极与所述第1时钟端子之间。
21.如权利要求19所述的移位寄存器电路，其特征在于，所述反相器具备第6晶体管，连接于该反相器的所述输出节点与规定的第1电源端子之间，其控制电极成为该反相器的所述输入节点；以及第7晶体管，连接于所述输出节点与提供所述第3时钟信号的第2时钟端子之间，具有连接于该第2时钟端子上的控制电极。
22.如权利要求19所述的移位寄存器电路，其特征在于，所述反相器具备第6晶体管，连接于该反相器的所述输出节点与规定的第1电源端子之间，其控制电极成为该反相器的所述输入节点；以及第7晶体管，连接于所述输出节点与规定的第2电源端子之间，具有连接于提供所述第3时钟信号的第2时钟端子上的控制电极。
23.如权利要求21或22所述的移位寄存器电路，其特征在于，还具备第8晶体管，当所述反相器为非激活时，使该反相器的所述输出节点放电。
24.如权利要求23所述的移位寄存器电路，其特征在于，所述第8晶体管连接于所述反相器的所述输出节点与所述第1电源端子之间，具有连接于所述第1时钟端子上的控制电极。
25.如权利要求23所述的移位寄存器电路，其特征在于，所述第8晶体管连接于所述反相器的所述输出节点与所述第2时钟端子之间，具有连接于所述第1时钟端子上的控制电极。
26.如权利要求23所述的移位寄存器电路，其特征在于，所述第8晶体管连接于所述反相器的所述输出节点与所述第2时钟端子之间，具有连接于所述输出节点上的控制电极。
27.如权利要求19或20所述的移位寄存器电路，其特征在于，所述反相器具备第6晶体管，连接于该反相器的所述输出节点与规定的第1电源端子之间，其控制电极成为该反相器的所述输入节点；以及第1电容元件，连接于所述输出节点与提供所述第3时钟信号的第2时钟端子之间。
28.如权利要求19至22的任一项所述的移位寄存器电路，其特征在于，还具备第9晶体管，根据所述反相器的输出，使所述输出端子放电。
29.如权利要求28所述的移位寄存器电路，其特征在于，所述第9晶体管具有连接于所述输出端子上的一个主电极、连接于所述反相器的所述输出节点上的控制电极、以及提供相位与所述第3时钟信号不同的第4时钟信号的其它主电极。
30.如权利要求1至11和19至22的任一项所述的移位寄存器电路，其特征在于，还具备第9晶体管，根据相位与所述第1时钟信号不同的第4时钟信号，使所述输出端子放电。
31.如权利要求30所述的移位寄存器电路，其特征在于，所述第9晶体管具有连接于所述输出端子上的一个主电极、输入所述第4时钟信号的控制电极、以及提供相位与所述第4时钟信号不同的第5时钟信号的其它主电极。
32.如权利要求1至11和19至22的任一项所述的移位寄存器电路，其特征在于，所述驱动电路具备第10晶体管，连接于所述第1晶体管的控制电极与规定的第1电源端子之间，具有连接于所述复位端子上的控制电极；以及第11晶体管，连接于所述第1晶体管的控制电极与所述输入端子之间，具有连接于该输入端子上的控制电极。
33.如权利要求1至11和19至22的任一项所述的移位寄存器电路，其特征在于，所述驱动电路具备第10晶体管，连接于所述第1晶体管的控制电极与规定的第1电源端子之间，具有连接于所述复位端子上的控制电极；以及第11晶体管，连接于所述第1晶体管的控制电极与规定的第2电源端子之间，具有连接于所述输入端子上的控制电极。
34.如权利要求1至11和19至22的任一项所述的移位寄存器电路，其特征在于，还具备第2电容元件，连接于所述输出端子与所述第1晶体管的控制电极之间。
35.一种移位寄存器电路，级联连接多个权利要求1至11和19至22的任一项所述的移位寄存器电路而成。
36.一种级联连接多个移位寄存器电路而成的多级移位寄存器电路，其特征在于，所述多级的各级是权利要求4至7的任一项所述的移位寄存器电路，所述电平调整电路由大于等于2级的移位寄存器电路共享。
37.一种由多级构成的移位寄存器电路，其特征在于，所述多级的各级是权利要求6或7所述的移位寄存器电路，所述电平调整电路的所述第4晶体管由大于等于2级的移位寄存器电路共享。
38.如权利要求36所述的移位寄存器电路，其特征在于，还具备时钟布线，用于向所述各级的移位寄存器电路和所述电平调整电路的所述第1时钟端子提供规定的时钟信号；以及连接端子，用于向所述时钟布线输入所述规定的时钟信号，所述电平调整电路配设在所述多级中最接近所述连接端子的、连接于所述时钟布线上的移位寄存器电路附近。
39.一种图像显示装置，将由多级构成的移位寄存器电路作为栅极线驱动电路，其特征在于，所述多级的各级具备输入端子、输出端子、第1时钟端子和复位端子；第1晶体管，向所述输出端子提供输入到所述第1时钟端子的第1时钟信号；驱动电路，根据输入到所述输入端子的信号，对所述第1晶体管的控制电极进行充电，根据输入到所述复位端子的信号，使所述第1晶体管的控制电极放电，由此驱动该第1晶体管；以及开关电路，当为所述第1晶体管的控制电极被放电的状态时，根据所述第1时钟信号，使所述第1晶体管的控制电极与所述输出端子之间导通。
全文摘要
一种移位寄存器电路，防止未输出输出信号的期间的误工作和输出输出信号期间的驱动能力的下降。单位移位寄存器具备将输入到第1时钟端子(CK1)的时钟信号(CLK)提供给输出端子(OUT)的晶体管(Q1)，该晶体管(Q1)被晶体管(Q3、Q4)构成的驱动电路驱动。晶体管(Q5)连接于晶体管(Q1)的栅极与输出端子(OUT)之间，具有连接于第1时钟端子(CK1)上的栅极。晶体管(Q5)当晶体管(Q1)的栅极为L(低)电平时，根据时钟信号(CLK)，使晶体管(Q1)的栅极与输出端子(OUT)之间导通。
文档编号G09G3/36GK101064085SQ20071010189
公开日2007年10月31日 申请日期2007年4月25日 优先权日2006年4月25日
发明者飞田洋一 申请人:三菱电机株式会社