移位寄存电路的制作方法

专利名称：移位寄存电路的制作方法
技术领域：
本发明涉及显示技术领域，且特别是有关于一种移位寄存电路。
背景技术：
现有的应用于平面显示器，例如液晶显示器的移位寄存电路一般包括多个级串联 耦接的移位寄存器，用以依序产生多个驱动脉冲信号，例如用以依次驱动液晶显示器的栅 极线的栅级驱动脉冲信号；并且各个移位寄存器所产生的对应的启动脉冲信号会传输至下 一级移位寄存器以使下一级移位寄存器开始工作。现有的移位寄存电路利用非晶硅(a-Si)或者多晶硅(p-Si)工艺而制作在玻璃基 板上，借此节省栅极驱动芯片的成本、简化模块段制造流程以及增加玻璃基板利用效率等。 但由于其材质的载子迁移率比较低，因此需要设计较大面积的薄膜晶体管才能有效驱动液 晶显示器的栅极线。而越大面积的薄膜晶体管其所产生的寄生电容效应就越大，造成动态 功率消耗大幅上升，从而限制了其应用范围。

发明内容
本发明的目的就是在于提供一种移位寄存电路，其可大幅度地降低相关的动态功 率消耗。本发明提出一种移位寄存电路，包括多级移位寄存器，每级移位寄存器用以输出 一个对应的启动脉冲信号以及驱动脉冲信号。再者，每级移位寄存器分别包括上拉电路、第 一驱动电路、第二驱动电路以及放电电路。上拉电路接收前一级移位寄存器所输出的前一 个启动脉冲信号以及一个参考信号以对第一节点进行充电。第一驱动电路于第一节点处电 性耦接上拉电路，且接收对应的时钟脉冲信号以根据第一节点的电位而产生对应的启动脉 冲信号。第二驱动电路亦于第一节点处电性耦接上拉电路，且接收高参考电位以于输出端 输出对应的驱动脉冲信号。放电电路包括第一晶体管以及第二晶体管。其中第一晶体管包 括第一控制端、第一通路端以及第二通路端，第一通路端电性耦接第一节点，且第二通路端 电性耦接低参考电位，第一控制端接收第一控制信号以在第一时间段内对第一节点进行放 电。第二晶体管包括第二控制端、第三通路端以及第四通路端，第三通路端电性耦接第二驱 动电路的输出端，且第四通路端电性耦接低参考电位，第二控制端接收第二控制信号以在 第二时间段内对第二驱动电路的输出端进行放电。其中，第一时间段的启动时刻早于第二 时间段的启动时刻。在本发明的较佳实施例中，上述的第一晶体管的第一控制端所接收的第一控制信 号为后一级移位寄存器所输出的后一级启动脉冲信号，以在第一时间段内对第一节点上的 电位进行放电；且第二晶体管的第二控制端所接收的第二控制信号为后两级移位寄存器所 输出的后二级启动脉冲信号以在第二时间段内对第二驱动电路的输出端进行放电。在本发明的较佳实施例中，上述的放电电路进一步包括第三晶体管，其包括第三 控制端、第五通路端以及第六通路端。第五通路端电性耦接第二晶体管的第二控制端，而第
5六通路端电性耦接低参考电位。其中，第三控制端接收第一节点上的电位以修正第二晶体 管的第二控制端所接收的后二级启动脉冲信号。在本发明的较佳实施例中，上述的第一晶体管的第一控制端所接收的第一控制信 号为后两级移位寄存器所输出的后二级驱动脉冲信号，以在第一时间段内对第一节点进行 放电；且第二晶体管的第二控制端所接收的第二控制信号为后三级移位寄存器所输出的后 三个驱动脉冲信号，以在第二时间段内对第二驱动电路的输出端进行放电。在本发明的较佳实施例中，上述的第一晶体管的第一控制端所接收的第一控制信 号为后两级移位寄存器所输出的后二级驱动脉冲信号，以在第一时间段内对第一节点进行 放电；且第二晶体管的第二控制端所接收的第二控制信号为后两级移位寄存器所输出的后 二级启动脉冲信号以在第二时间段内对第二驱动电路的输出端进行放电。在本发明的较佳实施例中，上述的上拉电路包括第四晶体管，且第四晶体管包括 第四控制端、第七通路端以及第八通路端。第四控制端接收前一级移位寄存器所输出的前 一个启动脉冲信号，第七通路端接收参考信号，而第八通路端电性耦接第一节点。在本发明的较佳实施例中，上述的参考信号为高参考电位。或者，参考信号为前一 级移位寄存器所输出的前一个驱动脉冲信号。或者，参考信号为前一级移位寄存器所输出 的前一个启动脉冲信号。在本发明的较佳实施例中，上述的第一驱动电路包括第五晶体管以及电容。第五 晶体管包括第五控制端、第九通路端以及第十通路端。第五控制端电性耦接第一节点，第九 通路端用以接收对应的时钟脉冲信号，而第十通路端用以输出对应的启动脉冲信号。电容 电性耦接于第一节点与第十通路端之间。在本发明的较佳实施例中，上述的第二驱动电路包括第六晶体管，其包括第六控 制端、第十一通路端以及第十二通路端。第六控制端电性耦接第一节点，第十一通路端用以 接收高参考电位，而第十二通路端用以输出对应的驱动脉冲信号。在本发明的较佳实施例中，上述的每级移位寄存器进一步包括第一稳压电路以及 第一稳压控制电路。第一稳压电路分别电性耦接第一节点及第二驱动电路的输出端，而第 一稳压控制电路电性耦接第一稳压电路且接收至少一控制信号的控制以决定第一稳压电 路是否对第一节点及第二驱动电路的输出端进行放电。在本发明的较佳实施例中，上述的第一稳压电路包括第七晶体管以及第八晶体 管。第七晶体管包括第七控制端、第十三通路端以及第十四通路端。第七控制端电性耦接 第一稳压控制电路的输出端，第十三通路端用于接收对应的驱动脉冲信号，而第十四通路 端电性耦接第一节点。第八晶体管包括第八控制端、第十五通路端以及第十六通路端。第 八控制端电性耦接第一稳压控制电路的输出端，第十五通路端电性耦接低参考电位，而第 十六通路端电性耦接第二驱动电路的输出端。在本发明的较佳实施例中，上述的第一稳压控制电路包括第九晶体管、第十晶体 管、第十一晶体管以及第十二晶体管。第九晶体管包括第九控制端、第十七通路端以及第 十八通路端。第九控制端电性耦接参考电位，第十七通路端亦电性耦接参考电位。第十晶体 管包括第十控制端、第十九通路端以及第二十通路端。第十控制端用于接收第三控制信号， 第十九通路端电性耦接第十八通路端且其连接处作为第二节点，而第二十通路端电性耦接 低参考电位。第十一晶体管包括第十一控制端、第二十一通路端以及第二十二通路端。第十一控制端电性耦接第二节点，第二十一通路端电性耦接参考电位。第十二晶体管包括第 十二控制端、第二十三通路端以及第二十四通路端。第十二控制端亦用于接收第三控制信 号，第二十三通路端电性耦接低参考电位，而第二十四通路端，电性耦接第二十二通路端且 其耦接处作为第一稳压控制电路的输出端。在本发明的较佳实施例中，上述的第三控制信号为对应的驱动脉冲信号。在本发明的较佳实施例中，上述的第一稳压控制电路进一步包括第十三晶体管以 及第十四晶体管。第十三晶体管包括第十三控制端、第二十五通路端以及第二十六通路 端。第十三控制端用于接收第四控制信号，第二十五通路端电性耦接第二节点，而第二十六 通路端电性耦接低参考电位。第十四晶体管包括第十四控制端、第二十七通路端以及第 二十八通路端。第十四控制端亦用于接收第四控制信号，第二十七通路端电性耦接低参考 电位，而第二十八通路端电性耦接第一稳压控制电路的输出端。在本发明的较佳实施例中，上述的第四控制信号为前一级移位寄存器所输出的前 一个驱动脉冲信号。或者第四控制信号为对应的启动脉冲信号。在本发明的较佳实施例中，上述的第三控制信号为第一节点上的电位。本发明的移位寄存器的第二驱动电路是通过固定的高参考电位对其输出端进行 充电，且放电电路在对第二驱动电路的输出端进行放电前，先对第一节点进行放电拉低第 一节点上的电位。如此即可防止固定的高参考电位对接地电位的输出，因此可大幅度地降 低移位寄存器的功率消耗。为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例， 并配合所附附图，作详细说明如下。


图1绘示为本发明一实施例所公开的移位寄存电路的局部结构示意图
图2绘示为本发明一实施例所公开的移位寄存器的方块示意图3绘示为图2所示的移位寄存器的具体电路示意图4绘示为图3所示的各种信号的时序图5绘示为本发明另一-实施例所公开的上拉电路的示意图6绘示为本发明又一-实施例所公开的上拉电路的示意图7绘示为本发明另一-实施例所公开的放电电路的示意图8绘示为本发明又一-实施例所公开的放电电路的示意图9绘示为本发明另一-实施例所公开的第一稳压控制电路的示意图10绘示为本发明又-一实施例所公开的第一稳压控制电路的示意图
图11绘示为本发明再-一实施例所公开的第一稳压控制电路的示意图。
其中，附图标记
100 移位寄存电路SR(n-l)、SR(n)、SR(n+l)移位寄存器
110 上拉电路120 第一驱动电路
130 第二驱动电路140 放电电路
150:第一稳压控制电路 160:第一稳压电路
170:第二稳压控制电路 180:第二稳压电路
VGH:高参考电位VSS:低参考电位Q (η)第一节点HC (m)、HC (1)、HC (2)、HC (3)、HC (4)时钟脉冲信号A (η)第二节点P (η)第三节点LCl 第一参考电位LC2 第二参考电位C2 电容Tl、Τ2、Τ3、Τ41、Τ42、Τ45、Τ51、Τ52、Τ53、Τ54、Τ55、Τ56、Τ61、Τ62:晶体管ST (n-2)、ST (n_l)、ST (η)、ST (η+1)、ST (η+2)、ST (1)、ST (2)、ST (3)、ST (4)启动脉冲信号G (η-1)、G (η)、G (η+1)、G (η+2)、G (η+3)、G (1)、G (2)、G (3)、G (4)栅极驱动脉冲信号
具体实施例方式请参阅图1，其绘示为本发明一实施例所公开的移位寄存电路的局部结构示意 图。如图1所示，本发明所公开的移位寄存电路100适用于液晶显示器的栅极驱动电路， 以依次驱动液晶显示器的栅极线，但本发明并不限于此，例如其也可应用于液晶显示器的 源级驱动电路。移位寄存电路100包括多个级联耦接的移位寄存器例如SR(n-1)、SR(η) 及SR(η+1)等，其中每个移位寄存器用以依序地产生对应的栅极驱动脉冲信号如G(n-l)、 G(η)或G(n+1)，并产生对应的启动脉冲信号如ST(n-l)、ST(n)及ST(n+l)。且每个移位寄 存器所产生的对应的启动脉冲信号传输至下一级移位寄存器以使下一级移位寄存器开始 工作。请参阅图2及图3，其中图2绘示为本发明一实施例所公开的移位寄存器的方块 示意图，而图3绘示为图2所示的移位寄存器的具体电路示意图。如图2-图3所示，本实 施例以图1所示的移位寄存器SR(n)为例来介绍本发明。具体地，移位寄存器SR(η)包括 上拉电路110、第一驱动电路120、第二驱动电路130以及放电电路140。其中，第一驱动电 路120与第二驱动电路130相互并联，且上拉电路110分别电性耦接第一驱动电路120以 及第二驱动电路130，而其电性耦接处作为第一节点Q(n)。上拉电路110接收前一级移位寄存器所输出的前一个启动脉冲信号ST(n-l)以及 参考信号如VGH，以对第一节点Q(η)进行充电。具体地，上拉电路110包括晶体管Tl，其栅 极接收前一个启动脉冲信号ST (η-1)，其源极接收参考信号VGH，而其漏极电性耦接第一节 点 Q(η)。第一驱动电路120电性耦接第一节点Q (η)，且接收对应的时钟脉冲信号HC (m)以 根据第一节点Q(n)的电位而产生对应的启动脉冲信号ST(n)。具体地，第一驱动电路120 包括晶体管T2以及电容C2，晶体管T2的栅极电性耦接第一节点Q(n)，其源极接收对应的 时钟脉冲信号HC(η)，而其漏极作为第一驱动电路120的输出端以输出对应的启动脉冲信 号ST (η)。电容C2电性耦接于晶体管Τ2的栅极与漏极之间。第二驱动电路130亦电性耦接第一节点Q (η)，且接收高参考电位VGH以产生对应 的栅极驱动脉冲信号G(n)，从而驱动液晶显示器上对应的栅极线。具体地，第二驱动电路130包括晶体管T3，其栅极电性耦接第一节点Q (η)，其源极接收高参考电位VGH，而其漏极 作为第二驱动电路130的输出端以输出对应的栅极驱动脉冲信号G(n)。放电电路140电性耦接第一节点Q(Ii)以及第二驱动电路130的输出端，且接收第 一控制信号、第二控制信号以及低参考电位VSS以在第一时间段内对第一节点Q(n)进行放 电，且在第二时间段内对第二驱动电路130的输出端进行放电。在本实施例中，第一控制信 号为后一级移位寄存器SR(n+1)(图未示)所输出的后一级启动脉冲信号ST(n+l)，而第二 控制信号为后两级移位寄存器SR(n+2)(图未示)所输出的后二级启动脉冲信号ST(n+2)。 具体地，放电电路140包括晶体管T41及晶体管T42。晶体管T42的栅极接收第一控制信号 ST (n+1)，其源极电性耦接低参考电位VSS，而其漏极电性耦接第一节点Q(n)。晶体管T41 的栅极接收第二控制信号ST (n+2)，其源极电性耦接低参考电位VSS，而其漏极电性耦接第 二驱动电路130的输出端。请参阅图4，其绘示为上述各种信号的时序图。请一并参阅图2至图4，以下将具 体地介绍本发明的移位寄存器的工作原理。以下将以四个时钟脉冲信号HC(I) HC(4)为 例来介绍本发明，本领域技术人员可以理解的是，时钟脉冲信号的数量由液晶显示器的像 素个数所决定，本发明并不限定于此。当液晶显示器接收到启动信号ST后，时钟脉冲信号 HC(I) -HC (4)依次开启。此处以第二级移位寄存器SR(2)为例来介绍本实施例的相关内容。当前一级移位 寄存器SR(I)输出的启动脉冲信号ST(I)处于高电位时，上拉电路110中的晶体管Tl导通， 参考信号对第一节点Q(2)进行充电，在本实施例中，参考信号可为高参考电位VGH。因此， 第一驱动电路120中的晶体管T2受第一节点Q (2)上的电位的控制从而导通，但是，晶体管 T2源极所接收的时钟脉冲信号HC⑵还是处于低电位，因此第一驱动电路120所产生的对 应启动脉冲信号ST(2)处于低电位，但在此时其会产生一个小小的波动。此外，第二驱动电 路130中的晶体管T3受节点Q(2)上的电位的控制从而导通，且由于其源极电性耦接固定 的高参考电位VGH，因此高参考电位VGH对其漏极充电，从而拉升其漏极所产生的栅极驱动 脉冲信号G (η)，使栅极驱动脉冲信号G (η)处于高电位。当前一级移位寄存器SR(I)输出的启动脉冲信号ST(I)处于低电位时，上拉电路 110中的晶体管Tl截止，此时第一节点Q(2)处于浮接状态(floating)，第一驱动电路120 中的晶体管T2继续导通，且晶体管T2源极所接收的时钟脉冲信号HC (2)处于高电位，其漏 极所产生的对应启动脉冲信号ST(2)拉升而处于高电位，直至对应的时钟脉冲信号HC(2) 结束。且，由于电容C2的存在，因此第一节点Q(2)上的电位将对应启动脉冲信号ST(2)而 被进一步地推高。此外，第二驱动电路130中的晶体管T3受第一节点Q(2)上的电位控制从 而继续导通，高参考电位VSS继续对其漏极充电，其漏极所产生的栅极驱动脉冲信号G (η) 继续处于高电位。进一步地，由于放电电路140中的晶体管Τ42的栅极受第一控制信号ST(3)控制， 因此当第一控制信号即后一级移位寄存器SR(3)所输出的后一级启动脉冲信号ST (3)处于 高电位时，晶体管T42导通，此时由于晶体管T42源极电性耦接低参考电位VSS，因此放电电 路140在第一时间段内通过晶体管T42对第一节点Q(n)进行放电，即拉低第一节点Q(n) 上的电位。此外，由于放电电路140中的晶体管T43的栅极受第二控制信号ST(4)控制，因 此当第二控制信号即后两级移位寄存器SR(4)所输出的后二级启动脉冲信号ST (4)处于高
9电位时，晶体管T41导通，在第二时间段内通过晶体管T41对第二驱动电路130的输出端进 行放电，即拉低对应的栅极驱动脉冲信号G(2)。且，如图4所示，第一控制信号ST(3)的启动时刻早于第二控制信号ST(4)的启动 时刻，因此，对第一节点Q(n)的放电动作早于对第二驱动电路130的输出端的放电动作。 也就是说，第一节点Q(n)上的电位在对第二驱动电路130的输出端进行放电动作之前，就 已经拉低到低电位，第二驱动电路130中的晶体管T3截止，高参考电位VGH停止对第二驱 动电路130的输出端进行充电。因此，本发明不会出现放电电路140 —边对第二驱动电路 130的输出端进行放电，高参考电位VGH—边对第二驱动电路130的输出端进行充电的情 形。因此，本发明的移位寄存器可大幅度地降低其动态功率消耗。此外，本发明实施例的放电电路还进一步包括晶体管T45。晶体管T45的栅极电性 耦接第一接点Q(n)以接收第一节点Q(n)上的电位，其源极电性耦接低参考电位VSS，而其 漏极电性耦接晶体管T41的栅极以对晶体管T41的栅极所接收的第二控制信号ST (n+2)进 行调整。因此，对于第二级移位寄存器SR(2)而言，其第一节点Q(2)上的电位处于高电位 时，晶体管T45导通，低参考信号VSS会对其漏极放电，因此第二控制信号ST(4)在此时会 被拉低，以消除第二控制信号ST(4)在此处的波动。请继续参阅图2-图3，移位寄存器SR (η)进一步包括第一稳压控制电路150、第一 稳压电路160、第二稳压控制电路170以及第二稳压电路180。第一稳压控制电路150电性 耦接第一稳压电路160以控制第一稳压电路160的动作，而第一稳压电路160电性耦接第 一节点Q(n)以及第二驱动电路130的输出端以稳定第一节点Q(n)上的电位以及第二驱动 电路130所输出的栅极驱动脉冲信号G (η)。第二稳压控制电路170与第二稳压电路180与 第一稳压控制电路150与第一稳压电路160的电路结构相同，其亦是用来进一步地稳定第 一节点Q(n)上的电位以及第二驱动电路130所输出的栅极驱动脉冲信号G(η)。具体地，第一稳压控制电路150包括晶体管Τ51、晶体管Τ52、晶体管Τ53、晶体管 Τ54、晶体管Τ55以及晶体管Τ56。晶体管Τ51的栅极电性耦接第一参考电位LC1，其源极 亦电性耦接第一参考电位LC1，其漏极电性耦接晶体管Τ52的漏极，且其连接处定义为第二 节点Α(η)。晶体管Τ52的栅极接收第三控制信号，如对应的栅极脉冲信号G(n)，其源极电 性耦接低参考电位VSS。晶体管T53的栅极电性耦接第二节点A(n)，其源极电性耦接第一 参考电位LC1，其漏极电性耦接晶体管T54的漏极，且其连接处定义为第三节点P (η)，第三 节点P(η)作为第一稳压控制点路150的输出端。晶体管Τ54的栅极亦接收第三控制信号 G(n)，其源极电性耦接低参考电位VSS。晶体管T55的栅极接收第四控制信号，如前一级移 位寄存器SR(n-l)所输出的前一个栅极驱动脉冲信号G(n-l)，其源极电性耦接低参考电位 VSS,而其漏极亦电性耦接第二节点A (η)。晶体管Τ56的栅极亦接收第四控制信号G (η_1)， 其源极电性耦接低参考电位VSS，而其漏极亦电性耦接第三节点P (η)。也就是说，晶体管Τ55与晶体管Τ56的相关电路与晶体管Τ52与晶体管Τ54的相 关电路相互并联，且晶体管Τ52与晶体管Τ54是受第三控制信号G (η)的控制，而晶体管Τ55 与晶体管Τ56是受第四控制信号G(n-l)的控制。第一稳压电路160包括晶体管T61与晶体管T62。晶体管T61与晶体管T62的栅 极均电性耦接第一稳压控制电路150的输出端(Pn)，且晶体管T61的源极电性耦接对应的 栅极驱动脉冲信号G(n)，而其漏极电性耦接第一节点Q(ri)。晶体管T62的源极电性耦接低参考信号VSS，而其漏极电性耦接第二驱动电路130的输出端。在本实施例中，第一稳压控制电路150接收第三控制信号G (η)，其可保证第一稳 压控制电路150的输出端P(Ii)所输出的控制信号使第一稳压电路160在本级移位寄存器 SR(η)进行工作时，停止对第一节点Q(η)以及第二驱动电路130的输出端进行放电。此外， 第一稳压控制电路150接收第四控制信号G (η-1)，其可保证第一稳压控制电路150的输出 端P (η)所输出的控制信号使第一稳压电路160在其前一级移位寄存器SR(η-1)进行工作 时，就开始停止对第一节点Q(n)以及第二驱动电路130的输出端进行放电，从而进一步地 保证稳定第一节点Q(n)上的电位以及第二驱动电路130的输出端所输出的对应的栅极驱 动脉冲信号G (η)。此外，由于第二稳压控制电路170与第二稳压电路180与第一稳压控制电路150 与第一稳压电路160的电路结构相同，其不同仅在于第二稳压控制电路170电性耦接第二 参考电位LC2，而其余的结构在此不再赘述。请参阅图5，其绘示为本发明另一实施例所公开的上拉电路的示意图。如图5所 示，本实施例所公开的上拉电路与图2-3所公开的上拉电路相似，其不同仅在于上拉电路 所接收的参考信号并非是固定的高参考电位VGH，而是前一级移位寄存器SR(η-1)所输出 的前一个栅极驱动脉冲信号G (η-1)，其可在前一级移位寄存器SR (η-1)所输出的前一个启 动脉冲信号ST (η-1)导通本级移位寄存器SR(η)上拉电路110的晶体管Tl的时候，前一个 栅极驱动脉冲信号G(η-1)可对第一节点Q(n)进行充电以拉升第一节点Q(η)上的电位。请参阅图6，其绘示为本发明又一实施例所公开的上拉电路的示意图。如图6所 示，本实施例所公开的上拉电路与图2-3所公开的上拉电路相似，其不同仅在于上拉电路 所接收的参考信号并非是固定的高参考电位VGH，而是前一级移位寄存器SR(η-1)所输出 的前一个启动脉冲信号ST(η-1)，其可在前一级移位寄存器SR(η-1)所输出的前一个启动 脉冲信号ST (η-1)在导通本级移位寄存器SR(η)上拉电路110的晶体管Tl的时候，前一个 启动脉冲信号ST(n-l)也可对第一节点Q(n)进行充电以拉升第一节点Q(η)上的电位。当 然，本领域技术人员可以理解的是，上拉电路所接收的参考信号亦可以为其他的信号，只要 前一级移位寄存器SR(η-1)所输出的前一个启动脉冲信号ST (η-1)在导通本级移位寄存器 SR(η)上拉电路110的晶体管Tl的时候，上述参考信号可以对第一节点Q(ri)进行充电即 可。请参阅图7，其绘示为本发明另一实施例所公开的放电电路的示意图。如图7所 示，本实施例的放电电路与图2与图3所公开的放电电路相似，其不同仅在于第一控制信号 为后两级移位寄存器SR(n+2)所输出的后二级栅极驱动脉冲信号G (n+2)以在第一时间段 内对第一节点Q(n)进行放电，而第二控制信号为后三级移位寄存器SR (n+3)所输出的后三 个栅极驱动脉冲信号G(n+3)以在第二时间段内对第二驱动电路130的输出端进行放电。由 于后二级栅极驱动脉冲信号G(n+2)的启动时刻早于后三个栅极驱动脉冲信号G(n+3)的启 动时刻，因此其可保证放电电路140首先对第一节点Q(ri)进行放电，以防止对第二驱动电 路130的输出端进行放电时，高参考电位VGH还对第二驱动电路130的输出端进行充电。请参阅图8，其绘示为本发明又一实施例所公开的放电电路的示意图。如图8所 示，本实施例的放电电路与图2与图3所公开的放电电路相似，其不同仅在于第一控制信号 为后两级移位寄存器SR(n+2)所输出的后二级栅极驱动脉冲信号G(n+2)以在第一时间段内对第一节点Q(n)进行放电，而第二控制信号为后两级移位寄存器SR(n+2)所输出的后二 级启动脉冲信号ST(n+2)以在第二时间段内对第二驱动电路130的输出端进行放电。由于 后二级栅极驱动脉冲信号G(n+2)的启动时刻早于后二级启动脉冲信号ST(n+2)的启动时 刻，因此其亦可保证放电电路140首先对第一节点Q(ri)进行放电。当然，本领域技术人员 可以理解的是，第一控制信号与第二控制信号亦可以为其他信号的组合，只要其可控制放 电电路140在对第二驱动电路130的输出端进行放电前，先对第一节点Q(ri)进行放电拉低 第一节点Q(n)上的电位即可。请参阅图9，其绘示为本发明另一实施例所公开的第一稳压控制电路的示意图。如 图9所示，本实施例的第一稳压控制电路与图2-3所公开的第一稳压控制电路相似，其不同 仅在于第一稳压控制电路只接收第三控制信号G (η)，而并没有接收第四控制信号G (η-1)。 即本实施例中的第一稳压控制电路并没有晶体管Τ55以及晶体管Τ56，其只保证第一稳压 电路160在本级移位寄存器SR(η)进行工作时，停止对第一节点Q(ri)以及第二驱动电路 130的输出端进行放电。请参阅图10，其绘示为本发明又一实施例所公开的第一稳压控制电路的示意图。 如图10所示，本实施例的第一稳压控制电路与图9所公开的第一稳压控制电路相似，其不 同仅在于第三控制信号并非是本级移位寄存器SR(η)所输出的对应的栅极驱动脉冲信号 G (η)，而是第一节点Q (η)上的电位，其亦可保证第一稳压电路160在本级移位寄存器SR (η) 进行工作时，停止对第一节点Q(n)以及第二驱动电路130的输出端进行放电。请参阅图11，其绘示为本发明再一实施例所公开的第一稳压控制电路的示意图。 如图11所示，本实施例的第一稳压控制电路与图2与图3所公开的第一稳压控制电路相 似，其不同仅在于第一稳压控制电路所接收第四控制信号并非前一级移位寄存器SR(η-1) 所输出的前一个栅极驱动脉冲信号G (η-1)，而是本级移位寄存器SR (η)所输出的对应的启 动脉冲信号ST(η)，其亦可保证第一稳压电路160在本级移位寄存器SR(η)进行工作时，停 止对第一节点Q(n)以及第二驱动电路130的输出端进行放电。当然，第一稳压控制电路所 接收的第三控制信号及第四控制信号也可作其他的改变方式。综上所述，本发明的移位寄存器的第二驱动电路是通过固定的高参考电位对其输 出端进行充电，且放电电路在对第二驱动电路的输出端进行放电前，先对第一节点进行放 电拉低第一节点上的电位即可，防止固定的高参考电位继续对第二驱动电路的输出端进行 充电，因此其可大幅度地降低移位寄存器的动态功率消耗。当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟 悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变 形都应属于本发明所附的权利要求的保护范围。
权利要求
一种移位寄存电路，其特征在于，包括多级移位寄存器，每一级这些移位寄存器用以输出一对应的启动脉冲信号以及一对应的驱动脉冲信号，且每一这些移位寄存器分别包括一上拉电路、一第一驱动电路、一第二驱动电路、一放电电路，其中该上拉电路接收前一级移位寄存器所输出的前一个启动脉冲信号以及一个参考信号，以对一第一节点进行充电；该第一驱动电路在该第一节点处电性耦接该上拉电路，且接收一对应的时钟脉冲信号以根据该第一节点的电位而产生该对应的启动脉冲信号；该第二驱动电路亦在该第一节点处电性耦接该上拉电路，且接收一高参考电位以在一输出端输出该对应的驱动脉冲信号；以及该放电电路包括一第一晶体管以及一第二晶体管；该第一晶体管包括一第一控制端、一第一通路端以及一第二通路端，该第一通路端电性耦接该第一节点，且该第二通路端电性耦接一低参考电位，该第一控制端接收一第一控制信号以在一第一时间段内对该第一节点进行放电；以及该第二晶体管包括一第二控制端、一第三通路端以及一第四通路端，该第三通路端电性耦接该第二驱动电路的该输出端，且该第四通路端电性耦接该低参考电位，该第二控制端接收一第二控制信号以在一第二时间段内对该第二驱动电路的输出端进行放电；其中，该第一时间段的启动时刻早于该第二时间段的启动时刻。
2.根据权利要求1所述的移位寄存电路，其特征在于，该第一晶体管的该第一控制端 所接收的该第一控制信号为后一级移位寄存器所输出的后一级启动脉冲信号，以在该第一 时间段内对该第一节点上的电位进行放电；且该第二晶体管的该第二控制端所接收的该第 二控制信号为后两级移位寄存器所输出的后二级启动脉冲信号以在该第二时间段内对该 第二驱动电路的输出端进行放电。
3.根据权利要求2所述的移位寄存电路，其特征在于，该放电电路进一步包括一第三 晶体管，其包括一第三控制端；一第五通路端，电性耦接该第二晶体管的该第二控制端；以及一第六通路端，电性耦接该低参考电位；其中，该第三控制端接收该第一节点上的电位以修正该第二晶体管的该第二控制端所 接收的该后二级启动脉冲信号。
4.根据权利要求1所述的移位寄存电路，其特征在于，该第一晶体管的该第一控制端 所接收的该第一控制信号为后两级移位寄存器所输出的后二级驱动脉冲信号，以在该第一 时间段内对该第一节点进行放电；且该第二晶体管的该第二控制端所接收的该第二控制信 号为后三级移位寄存器所输出的后三个驱动脉冲信号，以在该第二时间段内对该第二驱动 电路的输出端进行放电。
5.根据权利要求1所述的移位寄存电路，其特征在于，该第一晶体管的该第一控制端 所接收的该第一控制信号为后两级移位寄存器所输出的后二级驱动脉冲信号，以在该第一 时间段内对该第一节点进行放电；且该第二晶体管的该第二控制端所接收的该第二控制信 号为该后两级移位寄存器所输出的后二级启动脉冲信号以在该第二时间段内对该第二驱动电路的输出端进行放电。
6.根据权利要求1所述的移位寄存电路，其特征在于，该上拉电路包括一第四晶体管， 该第四晶体管包括一第四控制端，接收该前一级移位寄存器所输出的该前一个启动脉冲信号； 一第七通路端，接收该参考信号；以及 一第八通路端，电性耦接该第一节点。
7.根据权利要求6所述的移位寄存电路，其特征在于，该参考信号为该高参考电位。
8.根据权利要求6所述的移位寄存电路，其特征在于，该参考信号为该前一级移位寄 存器所输出的前一个驱动脉冲信号。
9.根据权利要求6所述的移位寄存电路，其特征在于，该参考信号为该前一级移位寄 存器所输出的该前一个启动脉冲信号。
10.根据权利要求1所述的移位寄存电路，其特征在于，该第一驱动电路包括 一第五晶体管，其包括一第五控制端，电性耦接该第一节点；一第九通路端，用以接收该对应的时钟脉冲信号；以及一第十通路端，用以输出该对应的启动脉冲信号；以及 一电容，电性耦接于该第一节点与该第十通路端之间。
11.根据权利要求1所述的移位寄存电路，其特征在于，该第二驱动电路包括一第六晶 体管，其包括一第六控制端，电性耦接该第一节点；一第十一通路端，用以接收该高参考电位；以及一第十二通路端，用以输出该对应的驱动脉冲信号。
12.根据权利要求1所述的移位寄存电路，其特征在于，每一级这些移位寄存器进一步 包括一第一稳压电路，分别电性耦接该第一节点及该第二驱动电路的该输出端； 一第一稳压控制电路，电性耦接该第一稳压电路且接收至少一控制信号的控制以决定 该第一稳压电路是否对该第一节点及该第二驱动电路的输出端进行放电。
13.根据权利要求12所述的移位寄存电路，其特征在于，该第一稳压电路包括一第七晶体管，其包括一第七控制端，电性耦接该第一稳压控制电路的一输出端；一 第十三通路端，用于接收该对应的驱动脉冲信号；以及一第十四通路端，电性耦接该第一节 点；以及一第八晶体管，其包括一第八控制端，电性耦接该第一稳压控制电路的该输出端；一 第十五通路端，电性耦接该低参考电位；以及一第十六通路端，电性耦接该第二驱动电路的 该输出端。
14.根据权利要求13所述的移位寄存电路，其特征在于，该第一稳压控制电路包括 一第九晶体管，其包括一第九控制端，电性耦接一参考电位；一第十七通路端，亦电性耦接该参考电位；以及一第十八通路端；一第十晶体管，其包括一第十控制端，用于接收一第三控制信号；一第十九通路端， 电性耦接该第十八通路端且其连接处作为一第二节点；以及一第二十通路端，电性耦接该 低参考电位；一第十一晶体管，其包括一第十一控制端，电性耦接该第二节点；一第二十一通路端，电性耦接该参考电位；以及一第二十二通路端；以及一第十二晶体管，其包括一第十二控制端，亦用于接收该第三控制信号；一第二十三 通路端，电性耦接该低参考电位；以及一第二十四通路端，电性耦接该第二十二通路端且其 耦接处作为该第一稳压控制电路的该输出端。
15.根据权利要求14所述的移位寄存电路，其特征在于，该第三控制信号为该对应的 驱动脉冲信号。
16.根据权利要求15所述的移位寄存电路，其特征在于，该第一稳压控制电路进一步 包括一第十三晶体管，其包括一第十三控制端，用于接收一第四控制信号；一第二十五通 路端，电性耦接该第二节点；以及一第二十六通路端，电性耦接该低参考电位；以及一第十四晶体管，其包括一第十四控制端，亦用于接收该第四控制信号；一第二十七 通路端，电性耦接该低参考电位；以及一第二十八通路端，电性耦接该第一稳压控制电路的 该输出端。
17.根据权利要求16所述的移位寄存电路，其特征在于，该第四控制信号为前一级移 位寄存器所输出的前一个驱动脉冲信号。
18.根据权利要求16所述的移位寄存电路，其特征在于，该第四控制信号为该对应的 启动脉冲信号。
19.根据权利要求14所述的移位寄存电路，其特征在于，该第三控制信号为该第一节 点上的电位。
全文摘要
本发明公开一种移位寄存电路，包括多级移位寄存器，每级移位寄存器用以输出对应的启动脉冲信号以及对应的驱动脉冲信号。每级移位寄存器分别包括上拉电路、第一驱动电路、第二驱动电路以及放电电路。上拉电路用以对第一节点进行充电。第一驱动电路产生对应的启动脉冲信号。第二驱动电路产生对应的驱动脉冲信号。放电电路在对第二驱动电路的输出端进行放电之前，先对第一节点进行放电。
文档编号G09G3/20GK101950522SQ20101028960
公开日2011年1月19日 申请日期2010年9月19日 优先权日2010年9月19日
发明者杨欲忠, 林坤岳, 林致颖, 陈勇志 申请人:友达光电股份有限公司