可增加驱动能力的第n级移位寄存器及其方法

专利名称：可增加驱动能力的第n级移位寄存器及其方法
技术领域：
本发明是有关于一种移位寄存器，尤指一种可增加驱动能力以及降低动态功率消 耗的移位寄存器。
背景技术：
先前技术将移位寄存器制作在玻璃基板上，所采用的制程为非晶硅或多晶硅制程 技术，由于其材质的载子迁移率低，在一定的操作电压下，需要设计较大的薄膜晶体管，才 能有效驱动面板的扫描线。然而越大的薄膜晶体管所产生的寄生电容效应也越大，造成驱 动电路上的动态功率消耗也大幅上升。因此将移位寄存器作在基板上，虽然可以节省栅极 驱动芯片的成本，但却增加动态功率的消耗。先前技术是利用移位寄存器的上拉电路拉升移位寄存器的输出级晶体管的栅极 的电位。当输出级晶体管接收高频时钟信号时，栅极的电位会因为在移位寄存器的输出级 晶体管的栅极与源极之间的耦接电容的关系更往上拉升。但在先前技术中，输出级晶体管 的栅极的电位在被耦接电容拉升之前，受限于上拉电路的缘故，只能充电至Vra-Vth (Vra为时 钟信号的高电压电平，Vth为输出级晶体管的阀值电压)无法充电至更高电位。因此，先前 技术仅能增加部分输出级晶体管的驱动能力。

发明内容
本发明的一实施例提供一种可增加驱动能力的第η级移位寄存器。该第η级移 位寄存器包含一下拉电路、一上拉电路、一驱动电路、一第一电容及一关键下拉电路。该下 拉电路用以利用一第一节点的电位及至少一低频时钟信号，将该第一节点的电位下拉至该 第η级移位寄存器的输出节点的电位以及该第η级移位寄存器的输出节点的电位下拉至一 参考低电位；该上拉电路耦接于该下拉电路，用以使用一第η-2级移位寄存器的输出信号， 第一次上拉该第一节点的电位，和一第η-1级移位寄存器的输出信号或一第一高频时钟信 号，第二次上拉该第一节点的电位；该驱动电路耦接于该上拉电路，用以根据一第二高频时 钟信号，改变该第η级移位寄存器的输出节点的电位；该第一电容用以根据该第二高频时 钟信号，通过该驱动电路提升该第一节点的电位；及该关键下拉电路耦接于该驱动电路，用 以使用一第η+2级移位寄存器的输出信号，将该第一节点的电位和该第η级移位寄存器的 输出节点的电位下拉至该参考低电位。本发明的另一实施例提供一种增加移位寄存器驱动能力的方法。该方法包含使用 一第η-2级移位寄存器的输出信号，将一第η级的一第一节点充电至一第一电位，和一第二 节点充电至一第二电位；使用一第η-1级移位寄存器的输出信号或一第一高频时钟信号， 将该第二节点提升至一第三电位，其中该第三电位大于该第一电位；使用该第三电位和该 第一电位，将该第一节点充电至一第四电位；及使用一第二高频时钟信号的高电位，将该第 一节点提升至一第五电位以及将该第η级移位寄存器的输出节点充电至该高电位。本发明所提供的一种可增加驱动能力的第η级移位寄存器及增加移位寄存器驱
4动能力的方法，是利用一上拉电路二次拉升用以驱动一驱动电路的第一节点的电位，然后 再利用一高频时钟信号及一第一电容第三次拉升该第一节点的电位。因此，该第一节点的 电位有三阶段的抬升，以增加该驱动电路的驱动电流。而当该驱动电路有更大的驱动电流 后，可将该驱动电路的通道宽度缩小，如此该驱动电路的寄生电容也跟着缩小，因而降低该 驱动电路的动态功率消耗。


图1为本发明的一实施例说明可增加驱动能力的第η级移位寄存器的示意图。图2是说明第一高频时钟信号、第二高频时钟信号、第三高频时钟信号和第四高 频时钟信号之间的关系的示意图。图3Α是说明第一次上拉第一节点的电路动作的示意图。图3Β是说明第η-2级移位寄存器的输出信号、第η_1级移位寄存器的输出信号、 第η级移位寄存器的输出节点的电位、第η+2级移位寄存器的输出信号、第二高频时钟信 号、第一节点和第二节点的电位的示意图。图4Α是说明第二次上拉第一节点的电路动作的示意图。图4Β是说明图3Β的第二时段的示意图。图5Α是说明第三次上拉第一节点的电路动作的示意图。图5Β是说明图3Β的第三时段的示意图。图6Α是说明第η+2级移位寄存器的输出信号由低电位转态至高电位时，关键下拉 电路的电路动作的示意图。图6Β是说明图3Β的第四时段的示意图。图7为本发明的另一实施例说明可增加驱动能力的第η级移位寄存器的示意图。图8为本发明的另一实施例说明增加移位寄存器驱动能力的方法的流程图。[主要元件标号说明]100、700第η级移位寄存器104上拉电路108 第一电容7022下拉控制电路1024第二下拉控制电路1028第二下拉电路1044第二晶体管1048第四晶体管1102第六晶体管Q (η)第一节点G (η)输出节点G(n-2)、G(n-l)、G(n+2)输出信号HCl第一高频时钟信号HC2第二高频时钟信号HC3第三高频时钟信号HC4第四高频时钟信号Tl第一时段T2第二时段
102、7024下拉电路 106驱动电路 110关键下拉电路 1022第一下拉控制电路 1026第一下拉电路 1042第一晶体管 1046第三晶体管 1050第二电容 1104第七晶体管 S (η)第二节点 VSS参考低电位
T3第三时段P (η)第一下拉控制信号LCl第一低频时钟信号
Τ4第四时段 K (η)第二下拉控制信号 LC2第二低频时钟信号800-814 步骤
具体实施例方式请参照图1，图1为本发明的一实施例说明可增加驱动能力的第η级移位寄存器 100的示意图。第η级移位寄存器100包含下拉电路102、上拉电路104、驱动电路106、第 一电容108及关键下拉电路110。下拉电路102利用第一节点Q(n)的电位及第一低频时 钟信号LC1、第二低频时钟信号LC2，将第一节点Q(n)的电位下拉至第η级移位寄存器100 的输出节点G(n)的电位以及将第η级移位寄存器100的输出节点G(n)的电位下拉至参 考低电位VSS。上拉电路104耦接于下拉电路102，利用第n-2级移位寄存器的输出信号 G (n-2)，第一次上拉第一节点Q (η)的电位，和第η_1级移位寄存器的输出信号G (η_1)，第二 次上拉第一节点Q(n)的电位。驱动电路106耦接于上拉电路104与下拉电路102，用以根 据第二高频时钟信号HC2，改变第η级移位寄存器的输出节点G(n)的电位。第一电容108 用以根据第二高频时钟信号HC2，第三次上拉第一节点Q(η)的电位。关键下拉电路110耦 接于驱动电路106、上拉电路104与下拉电路102，用以使用第η+2级移位寄存器的输出信 号G(η+2)，将第一节点Q(η)的电位和第η级移位寄存器的输出节点G(η)的电位下拉至参 考低电位VSS。上拉电路104包含第一晶体管1042、第二晶体管1044、第三晶体管1046、第四晶体 管1048及第二电容1050。第一晶体管1042具有第一端，用以接收第η_2级移位寄存器的 输出信号G(n-2)，第二端耦接于第一端，及第三端耦接于第二节点S (η)。第二晶体管1044 具有第一端，用以接收第n-2级移位寄存器的输出信号G (n-2)，第二端耦接于第一端，及第 三端耦接于第一节点Q (η)。第三晶体管1046具有第一端，用以接收第η-1级移位寄存器的 输出信号G (η-1)，第二端耦接于第二节点S (η)，及第三端。第四晶体管1048具有第一端，耦 接于第二节点S (η)，第二端耦接于第一端，及第三端耦接于第一节点Q (η)。第二电容1050 具有第一端，耦接于第二节点S(η)，及第二端耦接于第三晶体管1046的第三端。第一晶体 管1042、第二晶体管1044、第三晶体管1046及第四晶体管1048为一玻璃基板上的薄膜晶 体管。下拉电路102包含第一下拉控制电路1022、第二下拉控制电路1024、第一下拉电 路1026及第二下拉电路1028。第一下拉控制电路1022根据第一节点Q (η)的电位和第一低 频时钟信号LCl，产生第一下拉控制信号P (η)。第二下拉控制电路1024根据第一节点Q (η) 的电位和第二低频时钟信号LC2，产生第二下拉控制信号K(η)。第一下拉电路1026耦接于 第一下拉控制电路1022、第一节点Q (η)及第η级移位寄存器的输出节点G (η)，用以根据第 一下拉控制信号P(η)，将第一节点Q(n)的电位下拉至第η级移位寄存器的输出节点G(n) 的电位，以及将第η级移位寄存器的输出节点G(n)的电位下拉至参考低电位VSS。第二下 拉电路1028耦接于第二下拉控制电路1024、第一节点Q(n)及第η级移位寄存器的输出节 点G (η)，用以根据第二下拉控制信号K (η)，将第一节点Q (η)的电位下拉至第η级移位寄存 器的输出节点G(n)的电位，以及将第η级移位寄存器的输出节点G(n)的电位下拉至参考
6低电位VSS。另外，第一低频时钟信号LCl和第二低频时钟信号LC2互为反向信号。请参照图2，图2是说明第一高频时钟信号HC1、第二高频时钟信号HC2、第三高频 时钟信号HC3和第四高频时钟信号HC4之间的关系的示意图。驱动电路106用以根据第二 高频时钟信号HC2，产生第η级移位寄存器的输出信号，亦即第η级移位寄存器的输出节点 G (η)的电位；第η-1级移位寄存器的驱动电路用以根据第一高频时钟信号HCl，产生第η-1 级移位寄存器的输出信号G(n-l)；第n-2级移位寄存器的驱动电路用以根据第四高频时钟 信号HC4，产生第n-2级移位寄存器的输出信号G (n-2)；第n-3级移位寄存器的驱动电路用 以根据第三高频时钟信号HC3，产生第n-3级移位寄存器的输出信号G (n-3)。第四高频时钟 信号HC4和第二高频时钟信号HC2互为反向信号，且用以让奇数级移位寄存器的驱动电路 产生输出信号，以及第一高频时钟信号HCl和第三高频时钟信号HC3亦互为反向信号，且用 以让偶数级移位寄存器的驱动电路产生输出信号。但第四高频时钟信号HC4和第二高频时 钟信号HC2亦能用以让偶数级移位寄存器的驱动电路产生输出信号，以及第一高频时钟信 号HCl和第三高频时钟信号HC3亦能用以让奇数级移位寄存器的驱动电路产生输出信号。请参照图3A和图3B，图3A是说明第一次上拉第一节点Q(n)的电路动作的示意 图，图3B是说明第n-2级移位寄存器的输出信号G(n-2)、第n_l级移位寄存器的输出信 号G(n-l)、第η级移位寄存器的输出节点G(n)的电位、第n+2级移位寄存器的输出信号 G(n+2)、第二高频时钟信号HC2、第一节点Q(n)和第二节点S(n)的电位的示意图。如图 3A所示，当第n-2级移位寄存器的输出信号G (n-2)由低电位转态至高电位时，第一晶体管 1042、第四晶体管1048和第二晶体管1044导通，此时输出信号G (n-2)对第一节点Q (η)第 一次充电至第一电位Vl (亦即第一次上拉第一节点Q(n)的电位)，且输出信号G(n-2)亦对 第二节点S(n)充电至第二电位V2。如图3B的第一时段Tl所示，可看出第一节点Q(n)的 电位被第一次上拉。请参照图4A和图4B，图4A是说明第二次上拉第一节点Q (η)的电路动作的示意 图，图4Β是说明图3Β的第二时段Τ2的示意图。如图4Α所示，当第η_1级移位寄存器的输 出信号G(n-l)由低电位转态至高电位时，第三晶体管1046导通(因为第n-2级移位寄存 器的输出信号G(n-2)仍为高电位，所以第一晶体管1042、第四晶体管1048和第二晶体管 1044维持导通)，此时输出信号Gfe-D通过第三晶体管1046以及与第三晶体管1046耦接 的第二电容1050提高第二节点S (η)的电位至第三电位V3，其中第三电位V3大于第二电位 VI。此时第二节点S(n)的第三电位V3通过第四晶体管1048对第一节点Q(n)第二次充电 至第四电位V4(亦即第二次上拉第一节点Q(n)的电位)。如图4B的T2区间所示，可看出 第一节点Q(n)的电位被第二次上拉。请参照图5A和图5B，图5A是说明第三次上拉第一节点Q(n)的电路动作的示意 图，图5B是说明图3B的第三时段T3的示意图。如图5B所示，当第二高频时钟信号HC2由 低电位转态至高电位时，驱动电路106因第一节点Q(n)被拉高的电位而导通，所以第η级 移位寄存器的输出节点G(n)的电位被第二高频时钟信号HC2充电至高电位，且第二高频时 钟信号HC2通过第一电容108将第一节点Q (η)拉升至第五电位V5(亦即第三次上拉第一 节点Q(n)的电位)。如图5B所示，可看出第一节点Q(n)的电位被第三次上拉，以及第η级 移位寄存器的输出节点G(n)的电位由低电位转为高电位。另外，当第二高频时钟信号HC2 由高电位转态至低电位时，第η级移位寄存器的输出节点G (η)的电位亦会由高电位转态至低电位。请参照图6A和图6B，图6A是说明第n+2级移位寄存器的输出信号G(n+2)由低 电位转态至高电位时，关键下拉电路110的电路动作的示意图，图6B是说明图3B的第四时 段T4的示意图。当输出信号G(n+2)由低电位转态至高电位时，关键下拉电路110所包含 的第六晶体管1102及第七晶体管1104被开启，因此输出节点G(n)的电位经由第六晶体管 1102放电至参考低电位VSS、第一节点Q(n)的电位经由第七晶体管1104放电至参考低电 位VSS及将第二节点S(n)的电位经由第四晶体管1048及第七晶体管1104放电至参考低 电位VSS。另外，由图2可知，第n-1级移位寄存器的输出信号G(n_l)和第一高频时钟信号 HCl的时序相同。因此，本发明的另一实施例是将第n-1级移位寄存器的输出信号G(n-l) 由第一高频时钟信号HCl取代，其余的操作原理皆和第η级移位寄存器100相同，在此不再 赘述。另外，请参照图7，图7为本发明的另一实施例说明可增加驱动能力的第η级移位 寄存器700的示意图。第η级移位寄存器700和第η级移位寄存器100的差异在于仅包含 一下拉控制电路7022与一下拉电路7024。第η级移位寄存器700的其余的操作原理皆和 第η级移位寄存器100相同，在此不再赘述。请参照图8，图8为本发明的另一实施例说明增加移位寄存器驱动能力的方法的 流程图。图8的方法是利用图1的第η级移位寄存器100说明详细步骤如下步骤800:开始； 步骤802 使用第η-2级移位寄存器的输出信号G (η_2)，将第η级的第一节点Q (η) 的电位充电至第一电位VI，和第二节点S (η)的电位充电至第二电位V2 ；步骤804 使用第n-1级移位寄存器的输出信号G(n-l)或第一高频时钟信号HC1， 将第二节点S(n)的电位提升至第三电位V3，其中第三电位V3大于第一电位Vl ；步骤806 使用第三电位V3和第一电位VI，将第一节点Q (η)的电位充电至第四电 位V4 ；步骤808 根据第二高频时钟信号HC2的高电位，拉升第η级移位寄存器的输出节 点G(n)的电位，且第二高频时钟信号HC2的高电位亦将第一节点Q(n)的电位拉升至第五 电位V5 ；步骤810 根据第二高频时钟信号HC2的低电位，将输出节点G(η)的电位放电至 第二高频时钟信号HC2的低电位；步骤812 使用第n+2级移位寄存器的输出信号G(n+2)开启第六晶体管1102及 第七晶体管1104，以将输出节点G(n)的电位、第一节点Q(n)的电位及第二节点S(n)的电 位放电至参考低电位VSS;步骤814:结束。在步骤802中，是利用第η-2级移位寄存器的输出信号G(η-2)开启第η级移位寄 存器的第一晶体管1042及第二晶体管1044，以将第一节点Q(ri)的电位充电至第一电位Vl 和第二节点S(n)的电位充电至第二电位V2。在步骤804中，是利用该第n-1级移位寄存器 的输出信号G(n-l)或第一高频时钟信号HC1，通过一第二电容1050将第二节点S(n)的电 位提升至第三电位V3，其中第三电位V3大于第一电位VI。在步骤806中，是利用第三电位V3和第一电位Vl开启第四晶体管1048，以将第一节点Q(n)的电位拉升至第四电位V4。在 步骤808中，是利用第二高频时钟信号HC2的高电位通过第一电容108将第一节点Q (η)的 电位提升至第五电位V5。在步骤812中，是利用开启的第六晶体管1102将输出节点G(n) 的电位放电至参考低电位VSS、开启的第七晶体管1104将第一节点Q(n)的电位放电至参考 低电位VSS以及经由第四晶体管1048及第七晶体管1104将第二节点S(n)的电位放电至 参考低电位VSS。综上所述，本发明所提供的可增加驱动能力的第η级移位寄存器及增加移位寄存 器驱动能力的方法，是利用上拉电路二次拉升用以驱动驱动电路的第一节点的电位，然后 再利用高频时钟信号及第一电容第三次拉升第一节点的电位。因此，用以驱动驱动电路的 第一节点的电位有三阶段的抬升，以增加驱动电路的驱动电流。而当驱动电路的驱动能力 上升后，驱动电路有更大的驱动电流，因此可以将驱动电路的通道宽度缩小，如此寄生电容 也跟着缩小，因而降低动态功率消耗。以上所述仅为本发明的较佳实施例，凡依本发明权利要求范围所做的均等变化与 修饰，皆应属本发明的涵盖范围。
权利要求
一种可增加驱动能力的第n级移位寄存器，包含一下拉电路，用以利用一第一节点的电位及至少一低频时钟信号，将该第一节点的电位下拉至该第n级移位寄存器的输出节点的电位以及该第n级移位寄存器的输出节点的电位下拉至一参考低电位；一上拉电路，耦接于该下拉电路，用以使用一第n 2级移位寄存器的输出信号，第一次上拉该第一节点的电位，和一第n 1级移位寄存器的输出信号或一第一高频时钟信号，第二次上拉该第一节点的电位；一驱动电路，耦接于该上拉电路，用以根据一第二高频时钟信号，改变该第n级移位寄存器的输出节点的电位；一第一电容，用以根据该第二高频时钟信号，通过该驱动电路提升该第一节点的电位；及一关键下拉电路，耦接于该驱动电路，用以使用一第n+2级移位寄存器的输出信号，将该第一节点的电位和该第n级移位寄存器的输出节点的电位下拉至该参考低电位。
2.根据权利要求1所述的第η级移位寄存器，其中该上拉电路包含一第一晶体管，具有一第一端，用以接收该第η-2级移位寄存器的输出信号，一第二 端，耦接于该第一端，及一第三端，耦接于一第二节点；一第二晶体管，具有一第一端，用以接收该第η-2级移位寄存器的输出信号，一第二 端，耦接于该第一端，及一第三端，耦接于该第一节点；一第三晶体管，具有一第一端，用以接收该第η-1级移位寄存器的输出信号或一第一 高频时钟信号，一第二端，耦接于该第二节点，及一第三端；一第四晶体管，具有一第一端，耦接于该第二节点，一第二端，耦接于该第一端，及一第 三端，耦接于该第一节点；及一第二电容，具有一第一端，耦接于该第二节点，及一第二端，耦接于该第三晶体管的Λ-Λ- ~‘上山弟二 而。
3.根据权利要求2所述的第η级移位寄存器，其中该第一晶体管、该第二晶体管、该第 三晶体管及该第四晶体管为一玻璃基板上的薄膜晶体管。
4.根据权利要求1所述的第η级移位寄存器，其中该下拉电路包含一第一下拉控制电路，用以根据该第一节点电位和该至少一低频时钟信号的第一低频 时钟信号，产生一第一下拉控制信号；一第二下拉控制电路，用以根据该第一节点电位和该至少一低频时钟信号的第二低频 时钟信号，产生一第二下拉控制信号；一第一下拉电路，耦接于该第一下拉控制电路，用以根据该第一下拉控制信号，将该第 一节点的电位下拉至该第η级移位寄存器的输出节点的电位，以及该第η级移位寄存器的 输出节点的电位下拉至该参考低电位；及一第二下拉电路，耦接于该第二下拉控制电路，用以根据该第二下拉控制信号，将该第 一节点的电位下拉至该第η级移位寄存器的输出节点的电位，以及该第η级移位寄存器的 输出节点的电位下拉至该参考低电位。
5.根据权利要求1所述的第η级移位寄存器，其中该第一低频时钟信号和该第二低频 时钟信号互为反向信号。
6.根据权利要求1所述的第η级移位寄存器，其中该驱动电路用以根据该第二高频时 钟信号，产生该第η级移位寄存器的输出信号；该第η-1级移位寄存器的驱动电路用以根据 一第一高频时钟信号，产生该第η-1级移位寄存器的输出信号；该第η-2级移位寄存器的驱 动电路用以根据一第四高频时钟信号，产生该第η-2级移位寄存器的输出信号；及该第η-3 级移位寄存器的驱动电路用以根据一第三高频时钟信号，产生该第η-3级移位寄存器的输 出信号；其中该第四高频时钟信号和该第二高频时钟信号互为反向信号以及该第一高频时 钟信号和该第三高频时钟信号亦互为反向信号。
7.一种增加移位寄存器驱动能力的方法，包含使用一第η-2级移位寄存器的输出信号，将一第η级的一第一节点充电至一第一电位， 和一第二节点充电至一第二电位；使用一第η-1级移位寄存器的输出信号或一第一高频时钟信号，将该第二节点提升至 一第三电位，其中该第三电位大于该第一电位；使用该第三电位和该第一电位，将该第一节点充电至一第四电位；及使用一第二高频时钟信号的高电位，将该第一节点提升至一第五电位以及将该第η级 移位寄存器的输出节点充电至该高电位。
8.根据权利要求7所述的方法，还包含根据该第二高频时钟信号，改变该第η级移位寄 存器的输出节点的电位。
9.根据权利要求7所述的方法，其中使用该第η-2级移位寄存器的输出信号，将该第η 级的该第一节点充电至该第一电位，和该第二节点充电至该第二电位是使用该第η-2级移 位寄存器的输出信号开启该第η级移位寄存器的一第一晶体管及一第二晶体管，以将该第 一节点充电至该第一电位和该第二节点充电至该第二电位。
10.根据权利要求7所述的方法，其中使用该第η-1级移位寄存器的输出信号，将该第 二节点提升至该第三电位是使用该第η-1级移位寄存器的输出信号，通过一第二电容将该 第二节点提升至该第三电位。
11.根据权利要求7所述的方法，其中使用该第三电位和该第一电位，将该第一节点充 电至该第四电位是使用该第三电位和该第一电位开启一第四晶体管，以将该第一节点充电 至该第四电位。
12.根据权利要求7所述的方法，其中使用该高电位，将该第一节点提升至该第五电位 以及将该第η级移位寄存器的输出节点充电至该高电位是通过一第一电容将该第一节点 提升至该第五电位以及将该第η级移位寄存器的输出节点充电至该高电位。
13.根据权利要求7所述的方法，还包含于该第五晶体管开启时，根据该第二高频时钟信号的低电位，将该输出节点放电至该 第二高频时钟信号的低电位。
14.根据权利要求7所述的方法，还包含使用一第η+2级移位寄存器的输出信号开启一第六晶体管及一第七晶体管，以将该输 出节点放电至一参考低电位、该第一节点放电至该参考低电位及将该第二节点经由该第四 晶体管及该第七晶体管放电至该参考低电位。
全文摘要
可增加驱动能力的第n级移位寄存器包含一下拉电路、一上拉电路、一驱动电路、一第一电容及一关键下拉电路。该上拉电路利用一第n-2级移位寄存器的输出信号，第一次上拉该第n级移位寄存器的第一节点的电位，一第n-1级移位寄存器的输出信号或一第一高频时钟信号，第二次上拉该第一节点的电位，且该第一电容用以根据一第二高频时钟信号，第三次上拉该第一节点的电位，该第一节点的电位用以驱动该驱动电路。
文档编号G09G3/20GK101976580SQ20101050635
公开日2011年2月16日 申请日期2010年10月12日 优先权日2010年10月12日
发明者徐国华, 杨欲忠, 林致颖, 陈勇志 申请人:友达光电股份有限公司