专利名称：移位寄存器单元、栅极驱动装置及其应用的液晶显示器的制作方法
技术领域：
本实用新型涉及液晶显示技术，特别是指一种移位寄存器单元、栅极驱动装置及其应用的液晶显示器。
背景技术：
在薄膜晶体管液晶显示器(TFT-LCD,Thin Film Transistor Liquid Crystal Display)中，通常通过栅极驱动装置向像素区域的各个薄膜晶体管(TFT，Thin Film Transistor)的栅极提供栅极驱动信号。栅极驱动装置可以通过阵列工艺形成在液晶显示器的阵列基板上，这种集成工艺不仅节省了成本，而且可以做到面板(Panel)两边对称的美观设计，同时，也省去了栅极(Gate)集成电路(IC，Integrated Circuit)的绑定 (Bonding)区域以及扇出(Fan-out)的布线空间，从而可以实现窄边框的设计；并且，这种集成工艺还可以省去Gate方向的Bonding工艺，从而提高了产能和良率。图1为传统的采用一个TFT作为输出控制单元的移位寄存器单元的电路图，图2 为图1所示的电路工作时序示意图。结合图1及图2，传统的采用一个TFT作为输出控制单元的移位寄存器单元的电路的工作原理如下当信号输入(INPUT)端的信号为高电平时， Ml开启对PU节点充电，当时钟信号端的信号为高电平时，M4导通，输出(OUTPUT)端输出时钟信号的脉冲，同时由于Cl的电容耦合(Bootstrapping)作用，将PU节点的电位进一步拉高；之后，复位信号输入(RESET)端的高电平信号将M2及M3开启，对PU节点及OUTPUT端进行放电；接着，通过时钟信号端的高电平信号控制下拉单元的电路器件对PU节点及OUTPUT 端进行放电，从而保证了在该行的移位寄存器单元的非工作时间内不会有噪声(Noise)产生；这里，INPUT端的信号为上一行的输出信号，RESET端的信号为下一行的输出信号，采用 M4作为输出控制单元。但是，由于采用这种集成工艺形成的液晶显示器栅极驱动装置，其移位寄存器单元的TFT是由非晶硅材料制作，而图1所示的移位寄存器单元的时钟信号端的占空比(Duty Cycle) 一般为50%，使得下拉单元中的TFT器件的工作时间也接近50%，如此，在长期工作的过程中，受电压的应力(stress)作用，TFT器件的阈值电压会产生移动， 从而会使得栅极驱动装置集成电路的驱动能力减弱，即会造成移位寄存器单元的电路失效，进而会缩短TFT的工作寿命。这里，所述非晶硅也就是指a-Si。另外，为了保证驱动像素区的负载，M4的尺寸(Size) —般会设计很大，如此，会造成时钟信号端的寄生电容也比较大，从而会增加移位寄存器单元的功耗。
实用新型内容有鉴于此，本实用新型的主要目的在于提供一种移位寄存器单元、栅极驱动装置及其应用的液晶显示器，能提高移位寄存器的工作寿命，并能降低移位寄存器电路的功耗。为达到上述目的，本实用新型的技术方案是这样实现的本实用新型提供了一种移位寄存器单元，包括输入多个信号的输入模块、生成栅极驱动信号的栅极信号生成模块、输出栅极驱动信号的输出模块、以及拉低栅线电位的电平拉低控制模块；所述栅极信号生成模块与所述输入模块及所述输出模块相连接，所述电平拉低控制模块与所述输入模块及所述栅极信号生成模块相连接，所述输入模块包括两个以上时钟输入端，所述栅极信号生成模块包括两个以上输出控制单元；其中，[0007]所述时钟信号输入端与所述电平拉低控制模块相连接；[0008]每个所述输出控制单元与对应的时钟信号输入端、上拉节点及所述输出模块相连接。[0009]上述方案中，所述输出控制单元包括一个以上薄膜晶体管。[0010]上述方案中，第一输出控制单元包括[0011]第四薄膜晶体管，其源极与所述输出模块相连接，栅极与所述上拉节点相连接；[0012]第六薄膜晶体管，其源极与第四薄膜晶体管的漏极相连接，漏极及栅极均与对应的时钟信号输入端相连接；[0013]第二输出控制单元包括[0014]第五薄膜晶体管，其源极与所述输出模块相连接，栅极与所述上拉节点相连接；[0015]第七薄膜晶体管，其源极与第五薄膜晶体管的漏极相连接，漏极及栅极均与对应的时钟信号输入端相连接。[0016]上述方案中，所述栅极信号生成模块还包括[0017]第一薄膜晶体管，其栅极与漏极均与所述输入模块的信号输入端相连接，源极与所述上拉节点相连接；[0018]第二薄膜晶体管，其栅极与所述输入模块的复位信号输入端相连接，漏极与所述上拉节点相连接，源极与所述输入模块的低电压信号输入端相连接；[0019]第三薄膜晶体，其栅极与所述复位信号输入端相连接，漏极与所述输出模块相连接，源极与所述低电压信号输入端相连接；[0020]电容，其一端连接上拉节点，另一端连接所述输出模块。[0021]上述方案中，两个以上时钟信号输入端中的相邻两个时钟信号输入端，后一个时钟信号输入端的信号开始时间早于前一个时钟信号输入端的信号关断时间。[0022]本实用新型又提供了一种栅极驱动装置，由η级移位寄存器单元串接构成，η为大于等于2的整数，所述移位寄存器单元包括输入多个信号的输入模块、生成栅极驱动信号的栅极信号生成模块、输出栅极驱动信号的输出模块、以及拉低栅线电位的电平拉低控制模块；所述栅极信号生成模块与所述输入模块及所述输出模块相连接，所述电平拉低控制模块与所述输入模块及所述栅极信号生成模块相连接，所述输入模块包括两个以上时钟输入端，所述栅极信号生成模块包括两个以上输出控制单元；其中，[0023]所述时钟信号输入端与所述电平拉低控制模块相连接；[0024]每个所述电平拉低控制模块与对应的时钟信号输入端、上拉节点及所述输出模块相连接。[0025]本实用新型还提供了一种液晶显示器，该液晶显示器包括上述的栅极驱动装置。[0026]本实用新型提供的移位寄存器单元、栅极驱动装置及液晶显示器，采用两个以上时钟信号输入端分别控制电平拉低控制模块，使得电平拉低控制模块中的TFT器件的Duty Cycle大幅度降低，如此，能大幅度降低电平拉低控制模块中的TFT器件的工作时间，从而提高了 TFT器件的工作寿命，进而提高了移位寄存器的工作寿命。5[0027]同时，采用两个以上输出控制单元，如此，能有效地减小每个时钟信号输入端的寄生电容，从而能大大降低移位寄存器电路的功耗。另外，在电路中增加起二极管作用的TFT，如此，能保证输出端输出时钟信号输入端的脉冲信号时，不会产生漏电现象，从而进一步提高了移位寄存器的工作寿命。
图1为传统的采用一个TFT作为输出控制单元的移位寄存器单元的电路结构示意图；图2为图1所示电路的工作时序示意图；图3为本实用新型提供的移位寄存器单元结构示意图；图4为实施例一的移位寄存器单元的电路结构示意图；图5为实施例一的移位寄存器单元的电路工作时序示意图。图6为实施例二的移位寄存器单元的电路结构示意图。
具体实施方式
以下结合附图及具体实施例对本实用新型再作进一步详细的说明。本实用新型提供的移位寄存器单元，如图3所示，该移位寄存器单元包括输入模块31、栅极信号生成模块32、输出模块33、以及电平拉低控制模块34 ；其中，输入模块31，用于输入两个以上时钟信号，并用于输入帧起始信号、低电压信号、 以及复位信号；栅极信号生成模块32，与输入模块31相连接，包括第一 TFT、第二 TFT、第三TFT、 一个电容以及两个以上输出控制单元，用于生成栅极驱动信号，并当第二时钟信号为高电平信号时，拉低栅线的电位；输出模块33，与栅极信号生成模块32相连接，用于输出栅极信号生成模块32生成的栅极驱动信号；电平拉低控制模块34，与输入模块31及栅极信号生成模块32相连接，包括下拉单元，用于移位寄存器单元处于非工作时间时，控制栅极信号生成模块32拉低栅线的电位。其中，输入模块31包括两个以上时钟信号输入(CLK)端、信号输入(INPUT)端、 复位信号输入(RESET)端、以及低电压信号输入(VSS)端；其中，一个周期内，在两个以上时钟信号输入端中的相邻两个时钟信号输入端的信号中，后一个时钟信号输入端的信号的上升沿到来的时间早于前一个时钟信号输入端的信号的下降沿到来的时间；换句话说，后一个时钟信号输入端的信号开始时间早于前一个时钟信号输入端的信号关断时间；两个以上时钟信号输入端均与电平拉低控制模块34相连接，具体地，与下拉单元相连接；在实际应用时，依据每个时钟信号输入端所连接的信号线上的负载，确定相邻的两个时钟信号输入端的信号的相位差。在实际应用时，考虑到受Panel空间及布线空间的限制，采用两个时钟信号输入端较为合适。每个时钟信号输入端对应一个输出控制单元，每个所述输出控制单元与对应的时钟信号输入端、上拉节点(PU)及输出模块33相连接。这里，PU位置的确定为现有技术。[0043]输出控制单元可以包括一个以上TFT。其中，当输出控制单元包括两个TFT时， 即第一输出控制单元包括第四TFT及第六TFT，第二输出控制单元包括第五TFT及第七 TFT时，第四TFT的源极与输出模块33相连接，第四TFT的栅极与PU相连接；第六TFT的源极与第四TFT的漏极相连接，第六TFT的漏极及栅极均与对应的时钟信号输入端相连接； 相应的，第五TFT的源极与输出模块33相连接，第五TFT的栅极与PU相连接；第七TFT的源极与第五TFT的漏极相连接，第七TFT的漏极及栅极均与对应的时钟信号输入端相连接。[0044]栅极信号生成模块32的第一 TFT、第二 TFT、第三TFT、电容、以及电平拉低控制模块34的下拉单元之间的连接关系，如图1所示，为现有技术，这里不再赘述。其中，如图1 所示，第一 TFT是指M1，第二 TFT是指M2，第三TFT是指M3，电容是指=Cl0[0045]下面结合实施例对本实用新型再作进一步详细的描述。[0046]实施例一[0047]本实施例的栅极驱动装置，由多级移位寄存器单元串联而成，且前一级移位寄存器单元的输出信号为后一级移位寄存器单元的输入信号。每一级的移位寄存器单元的电路相同，这里以第η级的移位寄存器单元的电路为例，其中，η为大于等于2的自然数。[0048]如图4所示，输入模块包括INPUT端、CLK 1端、CLK 2端、RESET端、以及VSS端； 其中，CLK 1端与CLK 2端的信号的相位差小于180度，即CLK 2端输入的信号的上升沿到来的时间早于CLK 1端输入的信号的下降沿到来的时间；INPUT端用于输入与该移位寄存器单元相邻的上一个移位寄存器单元输出模块输出的信号，RESET端用于输入与该移位寄存器单元相邻的下一个移位寄存器单元输出模块输出的信号；[0049]栅极信号生成模块包括第一 TFT Ml、第二 TFT M2、第三TFTM3、第四TFT M4、第五 TFT M5、以及电容Cl，换句话说，本实施例中，栅极信号生成模块包括两个输出控制单元，每个输出控制单元包括一个TFT，即两个输出控制单元分别包括第TFT M4及第五TFT M5 ；[0050]输出模块包括输出(OUTPUT)端；[0051]电平拉低控制模块包括下拉单元。[0052]其中，移位寄存器单元的各个器件之间的连接关系，具体为第一 TFT Ml的栅极与漏极均与INPUT端相连接，源极与PU相连接，第二 TFT M2的栅极与RESET端相连接，漏极与PU相连接，源极与VSS端相连接，第三TFT M3的栅极与RESET端相连接，漏极与OUTPUT 端相连接，源极与VSS端相连接，第四TFT M4的栅极与PU相连接，漏极与CLK 1端相连接， 源极与OUTPUT端相连接，第五TFT M5的栅极与PU相连接，漏极与CLK 2端相连接，源极与 OUTPUT端相连接，下拉单元与PU、CLK 1端、CLK 2端、OUTPUT端、以及VSS端相连接，电容 Cl的一端连接PU，另一端连接OUTPUT端。这里，下拉单元中的电路器件的组成及连接关系为现有技术，这里不再赘述。[0053]本实施例的移位寄存器单元的电路工作时序图，如图5所示，下面结合图5详细描述本实施例的移位寄存器单元的电路工作原理。[0054]在A时间段内，第n-1级移位寄存器单元的输出信号作为第η级移位寄存器单元的输入信号(STV)，即INPUT端输入的信号为第Π-1级移位寄存器单元的输出信号，此时， INPUT端输入高电平信号，将第一 TFT Ml开启，从而对PU进行充电，即致使PU的电位升高，进而对电容Cl进行充电。[0055]之后在B时间段内，INPUT端输入低电平信号，而CLK 1端输入高电平信号，并在CLK 1端的下降沿到来之前，CLK 2端输入高电平信号，在此阶段，首先，CLK 1端的高电平信号致使第四TFT M4导通，OUTPUT端输出CLK 1的脉冲信号，同时，电容Cl的第一次Bootstrapping作用，使得PU的电位进一步升高；接着，当CLK 2端输入高电平信号时，致使第五TFT M5导通，OUTPUT端输出CLK 2的脉冲信号，同时，电容Cl的第二次 Bootstrapping作用，使得PU的电位再进一步升高。之后在C时间段内，INPUT端、CLK 1端、以及CLK 2端均输入低电平信号，RESET 端输入高电平信号，在此阶段，RESET端的高电平信号致使第二TFT M2及第三TFT M3开启， 从而对PU及OUTPUT端进行放电，使得OUTPUT端输出低电平信号。之后在D时间段内，INPUT端及RESET端均输入低电平信号，而CLK 1端输入高电平信号，并在CLK 1端的下降沿到来之前，CLK 2端输入高电平信号，在此阶段，首先，CLK 1 端的高电平信号控制下拉单元的电路器件对PU和OUTPUT端进行放电，即即拉低PU和 OUTPUT端的电位，OUTPUT端输出低电平信号，接着，当CLK 2端输入高电平信号时，同样控制下拉单元的电路器件对PU和OUTPUT端进行放电，此时间段内电路的目的为当该行的移位寄存器单元处于非工作时间时，维持PU和OUTPUT端的低电位，从而不会有Noise产生， 提高TFT的工作寿命。这里需要说明的是由于传统的移位寄存器单元的时钟信号输入端的DutyCycle 一般为50 %，这样，使得下拉单元中的TFT器件的工作时间也接近50 %。而在本实施例的设计中，如图5所示，a为CLK 1控制的下拉单元的TFT的开启时间，S卩工作时间；b为CLK 1控制的下拉单元TFT的关断时间，即非工作时间，c为CLK 2控制的下拉单元TFT的工作时间，d为CLK 2控制的下拉单元TFT的非工作时间；在实际应用时，下拉单元的TFT器件中的一部分与CLK 1相连接，另一部分与CLK 2相连接，从图5中可以看出，CLK 1和CLK2 的Duty Cycle均略高于25%，这样，使得下拉单元中的与CLK 1及CLK 2相连接的TFT器件的工作时间也略高于25%，如此，与传统的移位寄存器单元相比，可以大大提高TFT的工作寿命，从而可以大大提高移位寄存器单元的电路的工作寿命。同时，第四TFT M4及第五 TFT M5可以共同承担图1所示的M4的工作能力，如此，消耗在每个信号线上的负载均有一定程度的下降，使得每个时钟信号输入端的寄生电容较小，从而降低了电路的功耗。其中， 下拉单元的TFT器件中的一部分与CLK 1相连接，另一部分与CLK 2相连接的具体连接过程为本领域技术人员的惯用技术手段，这里不再赘述。实施例二如图6所示，在实施例一的基础上，增加了第六TFT M6及第七TFT M7，即一个输出控制单元包括第TFT M4及第六TFT M6，另一个输出控制单元包括第五TFT M5及第七 TFT M7;这里，第六TFT M6及第七TFT M7的作用相当于二极管，如此，能保证OUTPUT端输出CLK 1及CLK 2的脉冲信号时，不会产生放电现象，换句话说，能防止OUTPUT端在工作时间内放电。其中，如图6所示，第六TFT M6的漏极及栅极均与CLK 1端相连接，源极与第四 TFT M4的漏极相连接，第七TFT M7的漏极及栅极均与CLK 2端相连接，源极与第五TFT M5 的漏极相连接；其它元器件的连接关系与实施例一中的连接关系完全相同，这里不再赘述。 这里，应当理解，当每个输出控制单元包括三个TFT时，新增加的TFT的栅极、漏极及源极的具体连接方式与本实施例中的第六TFT M6及第七TFT M7的各极的连接方式类似，这里不再赘述。[0062]本实施例的移位寄存器单元的电路工作时序图与实施例一的移位寄存器单元的电路工作时序图完全相同，即本实施例的移位寄存器单元采用图5所示的电路工作时序图。[0063]本实施例的移位寄存器单元的电路工作原理与实施例一的电路的工作原理完全相同，这里不再赘述。[0064]基于上述移位寄存器单元，本实用新型还提供了一种栅极驱动装置，该栅极驱动装置包括沉积在阵列基板上的η级移位寄存器单元，η级移位寄存器单元串接在一起，其中，η为大于等于2的整数，所述移位寄存器单元包括输入模块、栅极信号生成模块、输出模块、以及电平拉低控制模块；其中，[0065]输入模块，用于输入两个以上时钟信号，并用于输入帧起始信号、低电压信号、以及复位信号；[0066]栅极信号生成模块，与输入模块相连接，包括第一 TFT、第二 TFT、第三TFT、一个电容以及两个以上输出控制单元，用于生成栅极驱动信号，并当第二时钟信号为高电平信号时，拉低栅线的电位；[0067]输出模块，与栅极信号生成模块相连接，用于输出栅极信号生成模块生成的栅极驱动信号；[0068]电平拉低控制模块，与输入模块及栅极信号生成模块相连接，包括下拉单元，用于移位寄存器单元处于非工作时间时，控制栅极信号生成模块拉低栅线的电位。[0069]其中，输入模块包括两个以上CLK端、INPUT端、RESET端、以及低VSS端；其中， 一个周期内，在两个以上时钟信号输入端中的相邻两个时钟信号输入端的信号中，后一个时钟信号输入端的信号的上升沿到来的时间早于前一个时钟信号输入端的信号的下降沿到来的时间；换句话说，后一个时钟信号输入端的信号开始时间早于前一个时钟信号输入端的信号关断时间；每个时钟信号输入端均与电平拉低控制模块相连接，具体地，与下拉单元相连接；在实际应用时，依据每个时钟信号输入端所连接的信号线上的负载，确定相邻的两个时钟信号输入端的信号的相位差。在实际应用时，考虑到受Panel空间及布线空间的限制，采用两个时钟信号输入端较为合适。[0070]每个时钟信号输入端对应一个输出控制单元，每个所述输出控制单元与对应的时钟信号输入端、PU及输出模块相连接。[0071]输出控制单元可以包括一个以上TFT。其中，当输出控制单元包括两个TFT时， 即第一输出控制单元包括第四TFT及第六TFT，第二输出控制单元包括第五TFT及第七 TFT时，第四TFT的源极与输出模块相连接，第四TFT的栅极与PU相连接；第六TFT的源极与第四TFT的漏极相连接，第六TFT的漏极及栅极均与对应的时钟信号输入端相连接；相应的，第五TFT的源极与输出模块相连接，第五TFT的栅极与PU相连接；第七TFT的源极与第五TFT的漏极相连接，第七TFT的漏极及栅极均与对应的时钟信号输入端相连接。[0072]基于上述栅极驱动装置，本实用新型还提供了一种液晶显示器，该液晶显示器包括栅极驱动装置及液晶显示面板，液晶显示面板包括玻璃基板，所述栅极驱动装置设置于玻璃基板上，该栅极驱动装置包括n级移位寄存器单元，η级移位寄存器单元串接在一起， 其中，所述移位寄存器单元包括输入模块、栅极信号生成模块、输出模块、以及电平拉低控制模块；其中，[0073]输入模块，用于输入两个以上时钟信号，并用于输入帧起始信号、低电压信号、以及复位信号；[0074]栅极信号生成模块，与输入模块相连接，包括第一 TFT、第二 TFT、第三TFT、一个电容以及两个以上输出控制单元，用于生成栅极驱动信号，并当第二时钟信号为高电平信号时，拉低栅线的电位；[0075]输出模块，与栅极信号生成模块相连接，用于输出栅极信号生成模块生成的栅极驱动信号；[0076]电平拉低控制模块，与输入模块及栅极信号生成模块相连接，包括下拉单元，用于移位寄存器单元处于非工作时间时，控制栅极信号生成模块拉低栅线的电位。[0077]其中，输入模块包括两个以上CLK端、INPUT端、RESET端、以及低VSS端；其中， 一个周期内，在两个以上时钟信号输入端中的相邻两个时钟信号输入端的信号中，后一个时钟信号输入端的信号的上升沿到来的时间早于前一个时钟信号输入端的信号的下降沿到来的时间；换句话说，后一个时钟信号输入端的信号开始时间早于前一个时钟信号输入端的信号关断时间；每个时钟信号输入端均与电平拉低控制模块相连接，具体地，与下拉单元相连接；在实际应用时，依据每个时钟信号输入端所连接的信号线上的负载，确定相邻的两个时钟信号输入端的信号的相位差。在实际应用时，考虑到受Panel空间及布线空间的限制，采用两个时钟信号输入端较为合适。[0078]每个时钟信号输入端对应一个输出控制单元，每个所述输出控制单元与对应的时钟信号输入端、PU及输出模块相连接。[0079]输出控制单元可以包括一个以上TFT。其中，当输出控制单元包括两个TFT时， 即第一输出控制单元包括第四TFT及第六TFT，第二输出控制单元包括第五TFT及第七 TFT时，第四TFT的源极与输出模块相连接，第四TFT的栅极与PU相连接；第六TFT的源极与第四TFT的漏极相连接，第六TFT的漏极及栅极均与对应的时钟信号输入端相连接；相应的，第五TFT的源极与输出模块相连接，第五TFT的栅极与PU相连接；第七TFT的源极与第五TFT的漏极相连接，第七TFT的漏极及栅极均与对应的时钟信号输入端相连接。[0080]以上所述，仅为本实用新型的较佳实施例而已，并非用于限定本实用新型的保护范围。权利要求1.一种移位寄存器单元，包括输入多个信号的输入模块、生成栅极驱动信号的栅极信号生成模块、输出栅极驱动信号的输出模块、以及拉低栅线电位的电平拉低控制模块；所述栅极信号生成模块与所述输入模块及所述输出模块相连接，所述电平拉低控制模块与所述输入模块及所述栅极信号生成模块相连接，其特征在于，所述输入模块包括两个以上时钟输入端，所述栅极信号生成模块包括两个以上输出控制单元；其中，所述时钟信号输入端与所述电平拉低控制模块相连接；每个所述输出控制单元与对应的时钟信号输入端、上拉节点及所述输出模块相连接。
2.根据权利要求1所述的移位寄存器单元，其特征在于，所述输出控制单元包括一个以上薄膜晶体管。
3.根据权利要求2所述的移位寄存器单元，其特征在于，第一输出控制单元包括第四薄膜晶体管，其源极与所述输出模块相连接，栅极与所述上拉节点相连接；第六薄膜晶体管，其源极与第四薄膜晶体管的漏极相连接，漏极及栅极均与对应的时钟信号输入端相连接；第二输出控制单元包括第五薄膜晶体管，其源极与所述输出模块相连接，栅极与所述上拉节点相连接；第七薄膜晶体管，其源极与第五薄膜晶体管的漏极相连接，漏极及栅极均与对应的时钟信号输入端相连接。
4.根据权利要求1至3任一项所述的移位寄存器单元，其特征在于，所述栅极信号生成模块还包括第一薄膜晶体管，其栅极与漏极均与所述输入模块的信号输入端相连接，源极与所述上拉节点相连接；第二薄膜晶体管，其栅极与所述输入模块的复位信号输入端相连接，漏极与所述上拉节点相连接，源极与所述输入模块的低电压信号输入端相连接；第三薄膜晶体，其栅极与所述复位信号输入端相连接，漏极与所述输出模块相连接，源极与所述低电压信号输入端相连接；电容，其一端连接上拉节点，另一端连接所述输出模块。
5.根据权利要求1至3任一项所述的移位寄存器单元，其特征在于，两个以上时钟信号输入端中的相邻两个时钟信号输入端，后一个时钟信号输入端的信号开始时间早于前一个时钟信号输入端的信号关断时间。
6.一种栅极驱动装置，由η级移位寄存器单元串接构成，η为大于等于2的整数，所述移位寄存器单元包括输入多个信号的输入模块、生成栅极驱动信号的栅极信号生成模块、 输出栅极驱动信号的输出模块、以及拉低栅线电位的电平拉低控制模块；所述栅极信号生成模块与所述输入模块及所述输出模块相连接，所述电平拉低控制模块与所述输入模块及所述栅极信号生成模块相连接，其特征在于，所述输入模块包括两个以上时钟输入端，所述栅极信号生成模块包括两个以上输出控制单元；其中，所述时钟信号输入端与所述电平拉低控制模块相连接；每个所述电平拉低控制模块与对应的时钟信号输入端、上拉节点及所述输出模块相连接。
7.根据权利要求6所述的栅极驱动装置，其特征在于，所述输出控制单元包括一个以上薄膜晶体管。
8.根据权利要求7所述的栅极驱动装置，其特征在于，第一输出控制单元包括 第四薄膜晶体管，其源极与所述输出模块相连接，栅极与所述上拉节点相连接；第六薄膜晶体管，其源极与第四薄膜晶体管的漏极相连接，漏极及栅极均与对应的时钟信号输入端相连接；第二输出控制单元包括第五薄膜晶体管，其源极与所述输出模块相连接，栅极与所述上拉节点相连接； 第七薄膜晶体管，其源极与第五薄膜晶体管的漏极相连接，漏极及栅极均与对应的时钟信号输入端相连接。
9.根据权利要求6至8任一项所述的栅极驱动装置，其特征在于，两个以上时钟信号输入端中的相邻两个时钟信号输入端，后一个时钟信号输入端的信号开始时间早于前一个时钟信号输入端的信号关断时间。
10.一种液晶显示器，其特征在于，该液晶显示器包括6至9任一项所述的栅极驱动装置。
专利摘要本实用新型公开了一种移位寄存器单元、栅极驱动装置及其应用的液晶显示器，包括输入模块、栅极信号生成模块、输出模块、以及电平拉低控制模块；栅极信号生成模块与输入模块及所述输出模块相连接，电平拉低控制模块与输入模块及栅极信号生成模块相连接；输入模块包括两个以上时钟输入端，栅极信号生成模块包括两个以上输出控制单元；所述时钟信号输入端与电平拉低控制模块相连接；每个输出控制单元与对应的时钟信号输入端、上拉节点及输出模块相连接。采用本实用新型能提高移位寄存器的工作寿命，并能降低移位寄存器电路的功耗。
文档编号G09G3/36GK202258264SQ20112033318
公开日2012年5月30日 申请日期2011年9月6日 优先权日2011年9月6日
发明者杨东, 杨明, 陈希 申请人:北京京东方光电科技有限公司