时钟控制电路、栅极驱动电路及显示装置的制作方法

本实用新型涉及显示技术领域，特别涉及一种时钟控制电路、栅极驱动电路及显示装置。

背景技术：

显示装置在显示图像时，需要利用栅极驱动电路对像素单元进行扫描，栅极驱动电路包括多个级联移位寄存器单元，每个移位寄存器单元对应一行像素单元，并能够对该行像素单元中薄膜晶体管的栅极输出扫描脉冲信号，由多个移位寄存器单元实现对显示装置中多行像素单元的逐行扫描驱动，以显示图像。

相关技术中的栅极驱动电路中，每个移位寄存器单元可以将来自时钟信号端的时钟信号输出至输出端，该输出的时钟信号一般为方波信号。但是，各像素单元中的薄膜晶体管的栅极和源极之间通常具有寄生电容，所以当移位寄存器输出端施加到薄膜晶体管的栅极的扫描脉冲信号的电平发生变化时，比如由高电平变到低电平，该薄膜晶体管的栅极电位会产生巨大跌落。而受寄生电容的影响，该薄膜晶体管的源极电位也会产生巨大跌落，容易产生溃通(feed through)现象，进而导致显示装置的显示画面出现闪烁和残像等现象，显示装置的显示效果较差。

技术实现要素：

为了解决相关技术中的显示装置的显示画面容易出现闪烁和残像等现象的问题，本实用新型提供了一种时钟控制电路、栅极驱动电路及显示装置。所述技术方案如下：

第一方面，提供了一种时钟控制电路，应用于栅极驱动电路中，所述栅极驱动电路包括至少两个级联的移位寄存器单元；

所述时钟控制电路分别与第一时钟信号端、第二时钟信号端和电源信号端连接，所述时钟控制电路还通过第一节点与第三时钟信号端连接，以及通过第二节点与第四时钟信号端连接，所述第一节点和所述第二节点为所述栅极驱动电路中每个移位寄存器单元的时钟信号输入节点；

所述时钟控制电路用于在来自所述第一时钟信号端的第一时钟信号、来自所述第二时钟信号端的第二时钟信号以及来自所述电源信号端的电源信号的控制下，向所述第二节点输出来自所述第三时钟信号端的第三时钟信号，以及向所述第一节点输出来自所述第四时钟信号端的第四时钟信号；

其中，所述第一时钟信号和所述第二时钟信号的频率相同，相位不同，所述第三时钟信号和所述第四时钟信号的频率相同，相位相反，且所述第一时钟信号的频率为所述第三时钟信号的频率的两倍。

可选的，所述时钟控制电路，包括：控制模块和开关模块；

所述控制模块分别与所述第一时钟信号端、所述第二时钟信号端、所述电源信号端和开关节点连接，用于在所述第一时钟信号、所述第二时钟信号和所述电源信号的控制下，控制所述开关节点的电位；

所述开关模块与所述开关节点连接，并通过所述第一节点与所述第三时钟信号端连接，以及通过所述第二节点与所述第四时钟信号端连接，用于在所述开关节点的控制下，向所述第二节点输出所述第三时钟信号，以及向所述第一节点输出所述第四时钟信号。

可选的，所述控制模块，包括：第一晶体管和第二晶体管；

所述第一晶体管的栅极和第一极分别与所述第一时钟信号端连接，第二极与所述开关节点连接；

所述第二晶体管的栅极与所述第二时钟信号端连接，第一极与所述电源信号端连接，第二极与所述开关节点连接。

可选的，所述开关模块，包括：第三晶体管和第一电容器；

所述第三晶体管的栅极与所述开关节点连接，第一极与所述第四时钟信号端和所述第二节点连接，第二极与所述第三时钟信号端和所述第一节点连接；

所述第一电容器的一端与所述开关节点连接，另一端与所述第二节点连接。

可选的，所述第二晶体管和所述第一晶体管的导电沟道宽度之比大于或等于预设阈值。

可选的，所述晶体管均为N型晶体管。

第二方面，提供了一种栅极驱动电路，所述栅极驱动电路包括：

如第一方面所述的时钟控制电路，以及至少两个级联的移位寄存器单元；

所述至少两个级联的移位寄存器单元中，每个移位寄存器单元分别与输入信号端、复位信号端、第一节点、第二节点和电源信号端连接，用于在所述第一节点、所述第二节点、来自所述电源信号端的电源信号、来自所述输入信号端的输入信号以及来自所述复位信号端的复位信号的控制下，控制所述每个移位寄存器单元的输出端的电位。

可选的，每个所述移位寄存器单元包括：输出控制模块和输出模块；

所述输出控制模块分别与所述输入信号端、所述复位信号端、所述电源信号端、所述第二节点、上拉节点和输出端连接，用于在所述输入信号、所述复位信号、所述电源信号和所述第二节点的控制下，控制所述上拉节点和所述输出端的电位；

所述输出模块分别与所述第一节点、所述上拉节点和所述输出端连接，用于在所述上拉节点和所述第一节点的控制下，控制所述输出端的电位。

可选的，所述输出控制模块，包括：第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管和第十二晶体管；所述输出模块，包括：第十三晶体管和第二电容器；

所述第四晶体管的栅极和第一极与所述输入信号端连接，第二极与所述上拉节点连接；

所述第五晶体管的栅极与所述复位信号端连接，第一极与所述电源信号端连接，第二极与所述上拉节点连接；

所述第六晶体管的栅极与所述复位信号端连接，第一极与所述电源信号端连接，第二极与所述输出端连接；

所述第七晶体管的栅极与下拉节点连接，第一极与所述电源信号端连接，第二极与所述上拉节点连接；

所述第八晶体管的栅极与所述下拉节点连接，第一极与所述电源信号端连接，第二极与所述输出端连接；

所述第九晶体管的栅极和第一极与所述第二节点连接，第二极与所述第十晶体管的栅极连接；

所述第十晶体管的栅极分别与所述第九晶体管的第二极和所述第十一晶体管的第二极连接，所述第十晶体管的第一极与所述第二节点连接，第二极与所述下拉节点连接；

所述第十一晶体管的栅极与所述上拉节点连接，第一极与所述电源信号端连接，第二极与所述第十晶体管的栅极连接；

所述第十二晶体管的栅极与所述上拉节点连接，第一极与所述电源信号端连接，第二极与所述下拉节点连接。

所述第十三晶体管的栅极与所述上拉节点连接，第一极与所述第一节点连接，第二极与所述输出端连接；

所述第二电容器的一端与所述上拉节点连接，另一端与所述输出端连接。

第三方面，提供了一种显示装置，所述显示装置包括：

如第二方面所述的栅极驱动电路。

本实用新型提供的技术方案带来的有益效果是：

本实用新型提供了一种时钟控制电路、栅极驱动电路及显示装置，该时钟控制电路通过第一节点与第三时钟信号端连接，通过第二节点与第四时钟信号端连接。且该时钟控制电路可以在第三时钟信号或者第四时钟信号的电位发生跳变后，向第二节点输出第三时钟信号，以及向第一节点输出第四时钟信号，其中该第一节点和第二节点为栅极驱动电路中每个移位寄存器单元的时钟信号输入节点。由于该第三时钟信号和第四时钟信号的频率相同，相位相反，因此可以使得该第三时钟信号或者第四时钟信号的电位跳变后，第一节点和第二节点输出的时钟信号为该第三时钟信号和第四时钟信号的合成信号，从而避免该两个节点输出的时钟信号直接从第一电位跌落至第二电位。栅极驱动电路中的移位寄存器单元根据该两个节点输出的时钟信号对像素单元进行扫描驱动时，可以减缓像素单元中薄膜晶体管栅极电位变化的幅度，进而可以避免显示画面出现闪烁和残像等现象，提高显示装置的显示效果。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型实施例提供的一种时钟控制电路的结构示意图；

图2是本实用新型实施例提供的另一种时钟控制电路的结构示意图；

图3是本实用新型实施例提供的又一种时钟控制电路的结构示意图；

图4是本实用新型实施例提供的一种栅极驱动电路的局部结构示意图；

图5是本实用新型实施例提供的另一种栅极驱动电路的局部结构示意图；

图6是本实用新型实施例提供的一种时钟控制电路的驱动方法流程图；

图7是本实用新型实施例提供的一种时钟控制电路的驱动过程时序图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

本实用新型所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件，根据在电路中的作用本实用新型的实施例所采用的晶体管主要为开关晶体管。由于这里采用的开关晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本实用新型实施例中，为区分晶体管除栅极之外的两极，将其中源极称为第一极，漏极称为第二极。按附图中的形态规定晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。本实用新型实施例所采用的开关晶体管可以均为N型开关晶体管，N型开关晶体管为在栅极为高电位时导通，在栅极为低电位时截止。此外，本实用新型各个实施例中的多个信号都对应有第一电位和第二电位，第一电位和第二电位仅代表该信号的电位有2个状态量，不代表全文中第一电位或第二电位具有特定的数值。

图1是本实用新型实施例提供的一种时钟控制电路的结构示意图，如图1所示，该时钟控制电路10可以应用于栅极驱动电路中，该栅极驱动电路可以包括：至少两个级联的移位寄存器单元00。

参考图1，该时钟控制电路10分别与第一时钟信号端CLK1、第二时钟信号端CLK2和电源信号端VSS连接，该时钟控制电路10还通过第一节点P1与第三时钟信号端CLK3连接，以及通过第二节点P2与第四时钟信号端CLK4连接。从图1中可以看出，该第一节点P1和第二节点P2为该栅极驱动电路中每个移位寄存器单元00的时钟信号输入节点。

该时钟控制电路10可以在来自该第一时钟信号端CLK1的第一时钟信号、来自该第二时钟信号端CLK2的第二时钟信号以及来自电源信号端VSS的电源信号的控制下，向该第二节点P2输出来自该第三时钟信号端CLK3的第三时钟信号，以及向该第一节点P1输出来自该第四时钟信号端CLK4的第四时钟信号。

其中，该第一时钟信号和该第二时钟信号的频率相同，相位不同，该第三时钟信号和该第四时钟信号的频率相同，相位相反，且该第一时钟信号的频率为该第三时钟信号的频率的两倍。

综上所述，本实用新型提供了一种时钟控制电路，该时钟控制电路通过第二节点与第四时钟信号端连接，通过第一节点与第三时钟信号端连接。且该时钟控制电路可以在第三时钟信号或者第四时钟信号的电位发生跳变后，向第二节点输出第三时钟信号，以及向第一节点输出第四时钟信号，其中该第一节点和第二节点为栅极驱动电路中每个移位寄存器单元的时钟信号输入节点。由于该第三时钟信号和第四时钟信号的频率相同，相位相反，因此可以使得该第三时钟信号或者第四时钟信号的电位跳变后，第一节点和第二节点输出的时钟信号为该第三时钟信号和第四时钟信号的合成信号，从而避免该两个节点输出的时钟信号直接从第一电位跌落至第二电位。栅极驱动电路中的移位寄存器单元根据该两个节点输出的时钟信号对像素单元进行扫描驱动时，可以减缓像素单元中薄膜晶体管栅极电位变化的幅度，进而可以避免显示画面出现闪烁和残像等现象，提高显示装置的显示效果。

图2是本实用新型实施例提供的一种时钟控制电路的结构示意图，参考图2，该时钟控制电路10可以包括：控制模块101和开关模块102。

该控制模块101分别与该第一时钟信号端CLK1、该第二时钟信号端CLK2、该电源信号端VSS和开关节点P3连接，用于在该第一时钟信号、该第二时钟信号和该电源信号的控制下，控制该开关节点P3的电位。

该开关模块102与该开关节点P3连接，并通过该第一节点P1与该第三时钟信号端CLK3连接，以及通过该第二节点P2与该第四时钟信号端CLK4连接，用于在该开关节点P3的控制下，向该第二节点P2输出该第三时钟信号，以及向该第一节点P1输出该第四时钟信号。参考图2可知，在该第三时钟信号端CLK3和该时钟控制电路10的控制下，该第一节点P1最终向各个移位寄存器单元输出的时钟信号为CLK3-S；在该第四时钟信号端CLK4和该时钟控制电路10的控制下，该第二节点P2最终向各个移位寄存器单元输出的时钟信号为CLK4-S。

图3是本实用新型实施例提供的另一种时钟控制电路的结构示意图，参考图3，该控制模块101可以包括：第一晶体管M1和第二晶体管M2。

该第一晶体管M1的栅极和第一极分别与该第一时钟信号端CLK1连接，第二极与该开关节点P3连接。

该第二晶体管M2的栅极与该第二时钟信号端CLK2连接，第一极与该电源信号端VSS连接，第二极与该开关节点P3连接。

其中，该第二晶体管M2的导电沟道宽度W2与第一晶体管M1的导电沟道宽度W1之比：W2/W1可以大于或等于预设阈值。以使得当该第二晶体管M2和第一晶体管M1均导通时，该开关节点P3的电位可以为该电源信号的电位。示例的，在实际应用中，该预设阈值可以为5，该第二晶体管M2的导电沟道宽度W2可以为50微米(um)，第一晶体管M1的导电沟道宽度W1可以为10um。

可选的，如图3所示，该开关模块102可以包括：第三晶体管M3和第一电容器C1。

该第三晶体管M3的栅极与该开关节点P3连接，第一极与该第四时钟信号端CLK4和该第二节点P2连接，第二极与该第三时钟信号端CLK3和该第一节点P1连接。

该第一电容器C1的一端与该开关节点P3连接，另一端与该第二节点P2和该第四时钟信号端CLK4连接。

综上所述，本实用新型提供了一种时钟控制电路，该时钟控制电路通过第二节点与第四时钟信号端连接，通过第一节点与第三时钟信号端连接。且该时钟控制电路可以在第三时钟信号或者第四时钟信号的电位发生跳变后，向第二节点输出第三时钟信号，以及向第一节点输出第四时钟信号，其中该第一节点和第二节点为栅极驱动电路中每个移位寄存器单元的时钟信号输入节点。由于该第三时钟信号和第四时钟信号的频率相同，相位相反，因此可以使得该第三时钟信号或者第四时钟信号的电位跳变后，第一节点和第二节点输出的时钟信号为该第三时钟信号和第四时钟信号的合成信号，从而避免该两个节点输出的时钟信号直接从第一电位跌落至第二电位。栅极驱动电路中的移位寄存器单元根据该两个节点输出的时钟信号对像素单元进行扫描驱动时，可以减缓像素单元中薄膜晶体管栅极电位变化的幅度，进而可以避免显示画面出现闪烁和残像等现象，提高显示装置的显示效果。

本实用新型还提供了一种栅极驱动电路，该栅极驱动电路可以包括如图1至图3任一所示的时钟控制电路，以及至少两个级联的移位寄存器单元。参考图1，该至少两个级联的移位寄存器单元中，每个移位寄存器单元00分别与输入信号端IN、复位信号端RST、第一节点P1、第二节点P2和电源信号端VSS连接，用于在该该第一节点P1、第二节点P2、来自输入信号端IN的输入信号、来自复位信号端RST的复位信号、来自电源信号端VSS的电源信号的控制下，控制该每个移位寄存器单元的输出端OUT的电位。

图4是本实用新型实施例提供的一种栅极驱动电路的局部结构示意图，图4中示出了栅极驱动电路中的时钟控制电路以及一个移位寄存器单元。如图4所示，该栅极驱动电路中的每个移位寄存器单元00可以包括：输出控制模块20和输出模块30。

该输出控制模块20分别与输入信号端IN、复位信号端RST、电源信号端VSS、第二节点P2、上拉节点PU和输出端OUT连接，用于在来自该输入信号端IN的输入信号、来自该复位信号端RST的复位信号、来自该电源信号端VSS的电源信号和该第二节点P2的控制下，控制该上拉节点PU和该输出端OUT的电位。

该输出模块30分别与第一节点P1、该上拉节点PU和该输出端OUT连接，用于在该上拉节点PU和该第一节点P1的控制下，控制该输出端OUT的电位。

进一步的，如图5所示，该输出控制模块20可以包括：第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12。该输出模块30可以包括：第十三晶体管M13和第二电容器C2。

其中，该第四晶体管M4的栅极和第一极与该输入信号端IN连接，第二极与该上拉节点PU连接。

该第五晶体管M5的栅极与该复位信号端RST连接，第一极与该电源信号端VSS连接，第二极与该上拉节点PU连接；该第六晶体管M6的栅极与该复位信号端RST连接，第一极与该电源信号端VSS连接，第二极与该输出端OUT连接。

该第七晶体管M7的栅极与下拉节点PD连接，第一极与该电源信号端VSS连接，第二极与该上拉节点PU连接；该第八晶体管M8的栅极与该下拉节点PD连接，第一极与该电源信号端VSS连接，第二极与该输出端OUT连接。

该第九晶体管M9的栅极和第一极与该第二节点P2连接，第二极与该第十晶体管M10的栅极连接。

该第十晶体管M10的栅极分别与该第九晶体管M9的第二极和该第十一晶体管M11的第二极连接，该第十晶体管M10的第一极与该第二节点P2连接，第二极与该下拉节点PD连接。

该第十一晶体管M11的栅极与该上拉节点PU连接，第一极与该电源信号端VSS连接，第二极与该第十晶体管M10的栅极连接。

该第十二晶体管M12的栅极与该上拉节点PU连接，第一极与该电源信号端VSS连接，第二极与该下拉节点PD连接。

该第十三晶体管M13的栅极与该上拉节点PU连接，第一极与该第一节点P1连接，第二极与该输出端OUT连接；该第二电容器C2的一端与该上拉节点PU连接，另一端与该输出端OUT连接。

进一步的，参考图1，每个移位寄存器单元00的输入信号端IN可以与上一级移位寄存器单元的输出端OUT相连，每个移位寄存器单元00的复位信号端RST可以与下一级移位寄存器单元的输出端OUT相连。例如，图1中移位寄存器单元2的输入信号端IN与移位寄存器单元1的输出端OUT相连，复位信号端RST与移位寄存器单元3的输出端OUT相连。

需要说明的是，参考图5，当某个移位寄存器单元为栅极驱动电路中的第一级移位寄存器单元时，该第一级移位寄存器单元中还可以包括第十四晶体管M14，该第十四晶体管M14的栅极和第一极与帧开启信号端STV相连，第二极与下拉节点PD相连，用于在每一帧图像开始扫描前，将该下拉节点PD的电位拉高，以便通过该第七晶体管M7对上拉节点PU进行降噪，以及通过第八晶体管M8对输出端OUT进行降噪。

综上所述，本实用新型提供了一种栅极驱动电路，该栅极驱动电路中包括时钟控制电路，该时钟控制电路可以向各个移位寄存器单元提供具有削角波形的时钟信号，从而减缓了每个移位寄存器单元输出的驱动信号的电位变化幅度，可以避免显示画面出现闪烁和残像等现象，提高显示装置的显示效果。

参考图6，其示出了本实用新型实施例提供的时钟控制电路的驱动方法流程图，参考图6可知，该驱动方法可以包括：

步骤401、第一阶段，第一时钟信号端CLK1输出的第一时钟信号处于第一电位，第二时钟信号端CLK2输出的第二时钟信号处于第二电位，该控制模块101控制开关节点P3的电位为第一电位，开关模块102向第二节点P2输出来自第三时钟信号端CLK3的第三时钟信号，并向第一节点P1输出来自第四时钟信号端CLK4的第四时钟信号。

步骤402、第二阶段，第一时钟信号端CLK1输出的第一时钟信号处于第一电位，第二时钟信号端CLK2输出的第二时钟信号处于第一电位，该控制模块101控制开关节点P3的电位为第二电位，开关模块102控制第一节点P1和第二节点P2之间关断。

步骤403、第三阶段，第一时钟信号端CLK1输出的第一时钟信号处于第二电位，第二时钟信号端CLK2输出的第二时钟信号处于第一电位，该控制模块101控制开关节点P3的电位为第二电位，开关模块102控制第一节点P1和第二节点P2之间关断。

之后，当该第一时钟信号端CLK1输出的第一时钟信号再次跳变至第一电位时，该时钟控制电路可以继续重复执行上述步骤401至步骤403。

图7是本实用新型实施例提供的时钟控制电路驱动过程的时序图，以图3所示的时钟控制电路为例，详细介绍该时钟控制电路的驱动原理。

如图7所示，在第一阶段T1中，第一时钟信号端CLK1输出的第一时钟信号处于第一电位，第二时钟信号端CLK2输出的第二时钟信号处于第二电位。此时第一晶体管M1开启，该第一时钟信号对第一电容器C1进行充电，将开关节点P3的电位拉高，使得第三晶体管M3开启。此时第一节点P1和第二节点P2导通。由于此时第三时钟信号处于第二电位，第四时钟信号处于第一电位，两个节点导通后，该两个时钟信号的电荷共享，使得该第一节点P1和第二节点P2的电位相同，且均为该第三时钟信号和第四时钟信号的合成信号的电位。也即是，参考图7，此时第一节点P1输出的信号CLK3-S的电位以及该第二节点P2输出的信号CLK4-S的电位均大于该第二电位，且小于该第一电位。

在第二阶段T2中，第一时钟信号端CLK1输出的第一时钟信号处于第一电位，第二时钟信号端CLK2输出的第二时钟信号处于第一电位。此时第二晶体管M2开启，电源信号端VSS向该开关节点P3输出处于第二电位的电源信号。同时，由于该第一晶体管M1此时也处于开启状态，第一时钟信号端CLK1可以向该开关节点P3输出处于第一电位的第一时钟信号。由于该第二晶体管M2的导电沟道宽度W2与第一晶体管M1的导电沟道宽度W1之比W2/W1大于或等于预设阈值(例如W2/W1≥5)，因此此时该开关节点P3的电位为第二电位时，第三晶体管M3关断，第一节点P1和第二节点P2之间未导通。此时如图7所示，第一节点P1输出的信号CLK3-S的电位与该第三时钟信号的电位相同(此时为第二电位)，第二节点P2输出的信号CLK4-S的电位与该第四时钟信号的电位相同(此时为第一电位)。

在第三阶段T3中，第一时钟信号端CLK1输出的第一时钟信号处于第二电位，第二时钟信号端CLK2输出的第二时钟信号处于第一电位。此时第二晶体管M2继续保持开启状态，第一晶体管M1关断。电源信号端VSS向该开关节点P3输出处于第二电位的电源信号，使得第三晶体管M3继续关断，第一节点P1和第二节点P2之间未导通。此时如图7所示，第一节点P1输出的信号CLK3-S的电位与第三时钟信号的电位相同，第二节点P2输出的信号CLK4-S的电位与第四时钟信号的电位相同。

之后，当第一时钟信号端CLK1输出的第一时钟信号跳变至第一电位时，即可继续重复上述第一至第三阶段。

综上可知，在本实用新型实施例中，在该时钟控制电路的作用下，该第一节点P1和第二节点P2输出的时钟信号是具有削角波形的时钟信号，该时钟信号的电位在跳变时的变化幅度较小，从而可以减小每个移位寄存器单元输出的驱动信号的电位变化幅度。并且，参考图7可知，为了保证该时钟控制电路能够使得该第一节点P1和第二节点P2输出的时钟信号具有削角波形，可以使得该第一时钟信号和第二时钟信号的频率为该第三时钟信号的频率(也即是第四时钟信号的频率)的两倍。并且，可以在该第三时钟信号和第四时钟信号的电位跳变时，使得该第二时钟信号从第一电位跳变至第二电位，使得该第一时钟信号从第二电位跳变至第一电位。

进一步的，从图7中还可以看出，该第一节点P1和第二节点P2输出的时钟信号的削角阶段(即第一阶段T1)的时长与该第二时钟信号中第二电位的持续时间相等。因此在实际应用中，可以通过调整该第一时钟信号和第二时钟信号的占空比，来调整该第一节点P1和第二节点P2输出的时钟信号的削角波形。可选的，该第一时钟信号和第二时钟信号的占空比可以大于或者等于十分之九。也即是，可以使得第一时钟信号(或第二时钟信号)的每个时钟周期中第二电位的持续时间小于该第一时钟信号(或第二时钟信号)时钟周期的十分之一。

需要说明的是，在上述各实施例中，均是以各晶体管为N型晶体管，且第一电位相对于第二电位为高电位为例进行的说明。当然，该各个晶体管还可以采用P型晶体管，当各晶体管均采用P型晶体管时，该第一电位相对于该第二电位可以为低电位，且各个信号端输入的信号的电位变化可以与图7所示的电位变化相反(即二者的相位差180度)。

另外，本实用新型实施例还提供一种显示装置，该显示装置可以包括如图4或图5所示的栅极驱动电路。该显示装置可以为：液晶面板、电子纸、OLED面板、AMOLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。