本发明涉及显示技术领域，尤其涉及一种移位寄存器、其驱动方法及栅极驱动电路、显示装置。
背景技术：
目前，随着显示领域的大力发展，显示面板的成本要求越来越低，如何有效的降低面板的制作成本关系着面板开发商竞争力的强弱。为了降低显示面板的制作成本，相关技术人员会利用显示面板的边缘设计栅极驱动电路，栅极驱动电路包括多个栅极移位寄存器，在显示阶段，每一行栅极移位寄存器控制该行像素进行显示。且每个移位寄存器之间是有连接关系的，当上一级移位寄存器接受信号并且完成移位后会将输出信号传递给下一级的移位寄存器，这样实现逐行扫描的功能。这样的设计可以节省在显示面板边缘区域放置多个栅极驱动芯片，能够实现显示面板的窄边框设计，同时降低显示面板的制作成本，提高产品的竞争力。然而，现有栅极驱动电路的设计遇到的问题主要集中在输入阶段，复位信号会对输入信号产生干扰，导致显示面板会出现显示异常。
技术实现要素：
有鉴于此，本发明实施例提供一种移位寄存器、其驱动方法及栅极驱动电路、显示装置，用以避免输入阶段复位信号对输入信号造成的干扰。
因此，本发明实施例提供的一种移位寄存器，包括：输入模块、输出模块和防干扰模块；
其中，所述输出模块与第一节点、第一时钟信号端和信号输出端相连，用于在输入阶段和输出阶段在所述第一节点的控制下，将所述第一时钟信号端的第一时钟信号写入所述信号输出端；
所述输入模块与信号输入端、第二时钟信号端、所述第一节点和第二节点相连，用于在所述输入阶段在所述信号输入端与所述第二时钟信号端的共同控制下，将所述信号输入端的输入信号经所述第二节点写入所述第一节点，并在复位阶段在所述第二时钟信号端的控制下，将所述信号输入端的输入信号写入所述第二节点；
所述防干扰模块与复位信号端、低电平信号端、所述信号输入端、所述信号输出端、所述第一节点和所述第二节点相连，用于在所述输入阶段在所述信号输入端的控制下，防止所述复位信号端的复位信号写入所述第一节点；并用于在所述复位阶段在所述复位信号端的控制下，将所述低电平信号端的低电平信号写入所述信号输出端，且将所述信号输入端的输入信号写入所述第一节点。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，还包括：输出控制模块；
所述输出控制模块与所述第一时钟信号端、所述第二时钟信号端、所述第一节点、所述第二节点、所述低电平信号端和高电平信号端相连，用于在所述输出阶段在所述第一时钟信号端和所述高电平信号端的共同控制下拉高所述第一节点的电位，并在所述复位阶段在所述第二时钟信号端和所述高电平信号端的共同控制下拉低所述第一节点的电位；
或者，所述输出控制模块与所述第一时钟信号端、所述第二时钟信号端、所述第一节点、所述第二节点、所述信号输出端、所述低电平信号端和所述高电平信号端相连，用于在所述输出阶段在所述第一时钟信号端和所述信号输出端的共同控制下拉高所述第一节点的电位，并在所述复位阶段在所述第二时钟信号端的控制下拉低所述第一节点的电位。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输入模块包括第一开关晶体管和第二开关晶体管；
其中，所述第一开关晶体管的栅极与所述第二时钟信号端相连，第一极与所述信号输入端相连，第二极与所述第二节点相连；
所述第二开关晶体管的栅极与所述信号输入端相连，第一极与所述第二节点相连，第二极与所述第一节点相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输出模块包括第三开关晶体管和第一电容；
其中，所述第三开关晶体管的栅极与所述第一节点相连，第一极与所述第一时钟信号端相连，第二极与所述信号输出端相连；
所述第一电容的一端与所述第一节点相连，另一端与所述信号输出端相连。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述防干扰模块包括第四开关晶体管、第五开关晶体管、第六开关晶体管、第七开关晶体管、第八开关晶体管和第九开关晶体管；
其中，所述第四开关晶体管的栅极和第一极均与所述复位信号端相连，第二极与第三节点相连；
所述第五开关晶体管的栅极与所述第三节点相连，第一极与所述复位信号端相连，第二极与第四节点相连；
所述第六开关晶体管的栅极与所述第四节点相连，第一极与所述第二节点相连，第二极与所述第一节点相连；
所述第七开关晶体管的栅极与所述第三节点相连，第一极与所述低电平信号端相连，第二极与所述信号输出端相连；
所述第八开关晶体管的栅极与所述信号输入端相连，第一极与所述低电平信号端相连，第二极与所述第三节点相连；
所述第九开关晶体管的栅极与所述信号输入端相连，第一极与所述低电平信号端相连，第二极与所述第四节点相连；
所述第八开关晶体管的宽长比大于所述第四开关晶体管的宽长比。
在一种可能的实现方式中，在本发明实施例提供的上述移位寄存器中，所述输出控制模块包括第十开关晶体管、第十一开关晶体管、第十二开关晶体管和第二电容；
其中，所述第十开关晶体管的栅极和第一极均与所述第一时钟信号端相连，第二极与所述第二节点相连；
所述第十一开关晶体管的栅极与所述高电平信号端或所述信号输出端相连，第一极与所述高电平信号端相连，第二极与第五节点相连；
所述第十二开关晶体管的栅极与所述第二时钟信号端相连，第一极与所述低电平信号端相连，第二极与所述第五节点相连；
所述第二电容的一端与所述第一节点相连，另一端与所述第五节点相连；
所述第十二开关晶体管的宽长比大于所述第十一开关晶体管的宽长比。
基于同一发明构思，本发明实施例还提供了一种栅极驱动电路，包括级联的多个上述移位寄存器；其中，
第一级移位寄存器的信号输入端与帧触发信号端相连；
除所述第一级移位寄存器之外，其余每一级移位寄存器的信号输入端分别与其相邻的上一级移位寄存器的信号输出端相连；
除最后一级移位寄存器之外，其余每一级移位寄存器的复位信号端分别与其相邻的下一级移位寄存器的信号输出端相连。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括上述栅极驱动电路。
相应地，本发明实施例还提供了一种上述移位寄存器的驱动方法，包括：
输入阶段，输入模块在信号输入端与第二时钟信号端的共同控制下，将所述信号输入端的输入信号经第二节点写入第一节点；输出模块在所述第一节点的控制下，将第一时钟信号端的第一时钟信号写入信号输出端；防干扰模块在所述信号输入端的控制下，防止所述复位信号端的复位信号写入所述第一节点；
输出阶段，所述输出模块在所述第一节点的控制下，将所述第一时钟信号端的第一时钟信号写入所述信号输出端；
复位阶段，所述输入模块在所述第二时钟信号端的控制下，将所述信号输入端的输入信号写入所述第二节点；所述防干扰模块在所述复位信号端的控制下，将低电平信号端的低电平信号写入所述信号输出端，并将所述信号输入端的输入信号写入所述第一节点。
在一种可能的实现方式中，在本发明实施例提供的上述驱动方法中，在所述输出阶段还包括：输出控制模块在所述第一时钟信号端和高电平信号端的共同控制下拉高所述第一节点的电位；在所述复位阶段还包括：所述输出控制模块在所述第二时钟信号端和所述高电平信号端的共同控制下拉低所述第一节点的电位；
或者，在所述输出阶段还包括：所述输出控制模块在所述第一时钟信号端和所述信号输出端的共同控制下拉高所述第一节点的电位；在所述复位阶段还包括：所述输出控制模块在所述第二时钟信号端的控制下拉低所述第一节点的电位。
本发明有益效果如下：
本发明实施例提供的移位寄存器、其驱动方法及栅极驱动电路、显示装置，包括：输入模块、输出模块和防干扰模块；其中，输出模块与第一节点、第一时钟信号端和信号输出端相连，用于在输入阶段和输出阶段在第一节点的控制下，将第一时钟信号端的第一时钟信号写入信号输出端；输入模块与信号输入端、第二时钟信号端、第一节点和第二节点相连，用于在输入阶段在信号输入端与第二时钟信号端的共同控制下，将信号输入端的输入信号经第二节点写入第一节点，并在复位阶段在第二时钟信号端的控制下，将信号输入端的输入信号写入第二节点；防干扰模块与复位信号端、低电平信号端、信号输入端、信号输出端、第一节点和第二节点相连，用于在输入阶段在信号输入端的控制下，防止复位信号端的复位信号写入第一节点；并用于在复位阶段在复位信号端的控制下，将低电平信号端的低电平信号写入信号输出端，且将信号输入端的输入信号写入第一节点。由于在输入阶段，输入模块在信号输入端与第二时钟信号端的共同控制下，将信号输入端的输入信号写入第一节点；防干扰模块在信号输入端的控制下，防止复位信号端的复位信号写入第一节点；从而避免了复位信号对输入信号造成的干扰。
附图说明
图1为本发明实施例一提供的移位寄存器的结构示意图；
图2为图1所示移位寄存器的具体结构示意图；
图3为图2所示移位寄存器的驱动方法流程图；
图4为本发明提供的移位寄存器的工作时序图；
图5为本发明实施例二提供的移位寄存器的结构示意图；
图6为图5所示移位寄存器的具体结构示意图；
图7为图6所示移位寄存器的驱动方法流程图；
图8为本发明实施例三提供的移位寄存器的结构示意图；
图9为图8所示移位寄存器的具体结构示意图；
图10为图9所示移位寄存器的驱动方法流程图；
图11为本发明提供的栅极驱动电路的结构示意图。
具体实施方式
下面结合附图，对本发明实施例提供的移位寄存器、其驱动方法及栅极驱动电路、显示装置的具体实施方式进行详细的说明。需要说明的是本说明书所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例；并且在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合；此外，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明提供了移位寄存器的三种实施例，下面对其进行详细介绍。
实施例一
如图1所示，为本发明实施例一提供的移位寄存器，包括：输入模块101、输出模块102和防干扰模块103；
其中，输出模块102与第一节点q1、第一时钟信号端clka和信号输出端out相连，用于在输入阶段和输出阶段在第一节点q1的控制下，将第一时钟信号端clka的第一时钟信号写入信号输出端out；
输入模块101与信号输入端stu、第二时钟信号端clkb、第一节点q1和第二节点q2相连，用于在输入阶段在信号输入端stu与第二时钟信号端clkb的共同控制下，将信号输入端stu的输入信号经第二节点q2写入第一节点q1，并在复位阶段在第二时钟信号端clkb的控制下，将信号输入端stu的输入信号写入第二节点q2；
防干扰模块103与复位信号端std、低电平信号端vgl、信号输入端stu、信号输出端out、第一节点q1和第二节点q2相连，用于在输入阶段在信号输入端stu的控制下，防止复位信号端std的复位信号写入第一节点q1；并用于在复位阶段在复位信号端std的控制下，将低电平信号端vgl的低电平信号写入信号输出端out，且将信号输入端stu的输入信号写入第一节点q1。
由于在输入阶段，输入模块101在信号输入端stu与第二时钟信号端clkb的共同控制下，将信号输入端stu的输入信号写入第一节点q1；防干扰模块103在信号输入端stu的控制下，防止复位信号端std的复位信号写入第一节点q1；从而避免了复位信号对输入信号造成的干扰。
下面结合具体实施例，对本发明实施例一提供的移位寄存器进行详细说明。需要说明的是，本具体实施例是为了更好的解释本发明，但不限制本发明。
如图2所示，为本发明实施例一提供的移位寄存器的具体结构示意图，输入模块101包括第一开关晶体管m1和第二开关晶体管m2；
其中，第一开关晶体管m1的栅极与第二时钟信号端clkb相连，第一极与信号输入端stu相连，第二极与第二节点q2相连；
第二开关晶体管m2的栅极与信号输入端stu相连，第一极与第二节点q2相连，第二极与第一节点q1相连。
输出模块102包括第三开关晶体管m3和第一电容c1；
其中，第三开关晶体管m3的栅极与第一节点q1相连，第一极与第一时钟信号端clka相连，第二极与信号输出端out相连；
第一电容c1的一端与第一节点q1相连，另一端与信号输出端out相连。
防干扰模块103包括第四开关晶体管m4、第五开关晶体管m5、第六开关晶体管m6、第七开关晶体管m7、第八开关晶体管m8和第九开关晶体管m9；
其中，第四开关晶体管m4的栅极和第一极均与复位信号端std相连，第二极与第三节点q3相连；
第五开关晶体管m5的栅极与第三节点q3相连，第一极与复位信号端std相连，第二极与第四节点q4相连；
第六开关晶体管m6的栅极与第四节点q4相连，第一极与第二节点q2相连，第二极与第一节点q1相连；
第七开关晶体管m7的栅极与第三节点q3相连，第一极与低电平信号端vgl相连，第二极与信号输出端out相连；
第八开关晶体管m8的栅极与信号输入端stu相连，第一极与低电平信号端vgl相连，第二极与第三节点q3相连；
第九开关晶体管m9的栅极与信号输入端stu相连，第一极与低电平信号端vgl相连，第二极与第四节点q4相连；
第八开关晶体管m8的宽长比大于第四开关晶体管m4的宽长比。
以上仅是举例说明实施例一的移位寄存器中各模块的具体结构，在具体实施时，各模块的具体结构不限于本发明提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
需要说明的是，在本发明上述具体实施例中提到的开关晶体管可以是薄膜晶体管(thinfilmtransistor，tft)，也可以是金属氧化物半导体场效应管(metaloxidesemiconductor，mos)，在此不做限定。
此外，在具体实施中，这些开关晶体管的第一极和第二极分别为源极和漏极，且根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
相应地，针对本发明实施例一提供的移位寄存器，本发明还提供了一种驱动方法，如图3所示，具体可以包括以下步骤：
s301、输入阶段，输入模块在信号输入端与第二时钟信号端的共同控制下，将信号输入端的输入信号经第二节点写入第一节点；输出模块在第一节点的控制下，将第一时钟信号端的第一时钟信号写入信号输出端；防干扰模块在信号输入端的控制下，防止复位信号端的复位信号写入第一节点；
s302、输出阶段，输出模块在第一节点的控制下，将第一时钟信号端的第一时钟信号写入信号输出端；
s303、复位阶段，输入模块在第二时钟信号端的控制下，将信号输入端的输入信号写入第二节点；防干扰模块在复位信号端的控制下，将低电平信号端的低电平信号写入信号输出端，并将信号输入端的输入信号写入第一节点。
为了更好地理解本发明的技术方案，下面对图2所示具体结构的移位寄存器的工作过程作以描述。
在图2所示的移位寄存器中，所有开关晶体管均为n型晶体管，各n型晶体管在高电平作用下导通，在低电平作用下截止；对应的工作时序图如图4所示，具体地，选用图4所示的工作时序图中的输入阶段t1、输出阶段t2和复位阶段t3为例进行详细描述。
输入阶段t1：信号输入端stu输出高电平，复位信号端std输出低电平，第一时钟信号端clka输出低电平，第二时钟信号端clkb输出高电平。
第一开关晶体管m1在第二时钟信号端clkb的高电平作用下导通，第二开关晶体管m2在信号输入端stu的高电平作用下导通，使得第一节点q1被置为信号输入端stu的高电平。第三开关晶体管m3在第一节点q1的高电平作用下导通，信号输出端out输出第一时钟信号端clka的低电平。
第九开关晶体管m9在信号输入端stu的高电平作用下导通，使得第六开关晶体管m6的栅极(即第四节点q4)被低电平信号端vgl拉到低电平；第八开关晶体管m8在信号输入端stu的高电平作用下导通，正常情况下第四开关晶体管m4在复位信号端std的低电平作用下关断，因此第五开关晶体管m5的栅极(即第三节点q3)被低电平信号端vgl拉到低电平，导致第五开关晶体管m5关断，使得第六开关晶体管m6的栅极保持低电位，所以不会干扰输入信号。即使复位信号端std的复位信号因为一些噪音(noise)影响意外变为高电位，导致第四开关晶体管m4导通，因第八开关晶体管m8的宽长比大于第四开关晶体管m4的宽长比，使得第五开关晶体管m5的栅极仍然会被低电平信号端vgl拉到低电平，导致第五开关晶体管m5处于关断状态，由此意外变为高电位的复位信号并不会通过关断的第五开关晶体管m5写入第六开关晶体管m6的栅极，故第六开关晶体管m6的栅极依然保持低电位，不会干扰输入信号。
输出阶段t2：信号输入端stu输出低电平，复位信号端std输出低电平，第一时钟信号端clka输出高电平，第二时钟信号端clkb输出低电平。
第一节点q1保持第一阶段结束时的高电位，第三开关晶体管m3仍处于导通状态，信号输出端out输出第一时钟信号端clka的高电平。
复位阶段t3：信号输入端stu输出低电平，复位信号端std输出高电平，第一时钟信号端clka输出低电平，第二时钟信号端clkb输出高电平。
第一开关晶体管m1在第二时钟信号端clkb的高电平作用下导通，使得第六开关晶体管m6的源极被拉低为信号输入端stu的低电平。
第四开关晶体管m4在复位信号端std的高电平作用下导通，且第八开关晶体管m8在信号输入端stu的低电平作用下关断，第五开关晶体管m5和第七开关晶体管m7的栅极被拉高为信号输入端std的高电平，使得第五开关晶体管m5和第七开关晶体管m7均导通。且因第五开关晶体管m5导通，使得第六开关晶体管m6的栅极写入复位信号端std的高电平，第六开关晶体管m6导通，第一节点q1被拉低为信号输入端stu的低电平，完成复位。
第七开关晶体管m7导通，信号输出端out被拉低为低电平信号端vgl的低电平，完成复位。第一节点q1的电位因为第一电容c1的自举作用被进一步拉低，完成复位。
在后续时间段，移位寄存器将重复上述t1～t3的工作过程。
实施例二
如图5所示，为本发明实施例二提供的移位寄存器。相较于图1所示的实施例一提供的移位寄存器，实施例二提供的移位寄存器增加了输出控制模块104，以下仅对输出控制模块104进行详细描述，其它模块可参考上述实施例一，重复之处不再赘述。
在本发明实施例二提供的移位寄存器中，如图5所示，输出控制模块104与第一时钟信号端clka、第二时钟信号端clkb、第一节点q1、第二节点q2、低电平信号端vgl和高电平信号端vgh相连，用于在输出阶段在第一时钟信号端clka和高电平信号端vgh的共同控制下拉高第一节点q1的电位，并在复位阶段在第二时钟信号端clkb和高电平信号端vgh的共同控制下拉低第一节点q1的电位。
栅极驱动电路中的各开关晶体管一般为氧化物型开关晶体管(oxidetft)，但氧化物型开关晶体管的转移特性通常为耗尽型，即氧化物型开关晶体管的栅源电压差vgs为零时，氧化物型开关晶体管已经处于开启状态了。这样氧化物型开关晶体管会产生漏电，造成氧化物型开关晶体管的栅极电压下降，而在输出阶段由于氧化物型开关晶体管的栅极电压下降会进一步造成输出电压不稳，导致面板显示异常。
在本发明实施例二提供的移位寄存器中，输出控制模块104可在输出阶段在第一时钟信号端clka和高电平信号端vgh的共同控制下拉高第一节点q1的电位，从而使得第一节点q1在输出阶段一直保持高电位，保证了输出电压的充分且稳定，进而消除了面板显示中的异常现象。
下面结合具体实施例，对本发明实施例二提供的移位寄存器进行详细说明。需要说明的是，本具体实施例是为了更好的解释本发明，但不限制本发明。
如图6所示，为本发明实施例二提供的移位寄存器的具体结构示意图，输出控制模块104包括第十开关晶体管m10、第十一开关晶体管m11、第十二开关晶体管m12和第二电容c2；
其中，第十开关晶体管m10的栅极和第一极均与第一时钟信号端clka相连，第二极与第二节点q2相连；
第十一开关晶体管m11的栅极和第一极均与高电平信号端vgh相连，第二极与第五节点q5相连；
第十二开关晶体管m12的栅极与第二时钟信号端clkb相连，第一极与低电平信号端vgl相连，第二极与第五节点q5相连；
第二电容c2的一端与第一节点q1相连，另一端与第五节点q5相连；
第十二开关晶体管m12的宽长比大于第十一开关晶体管m11的宽长比。
以上仅是举例说明实施例二的移位寄存器中输出控制模块104的具体结构，在具体实施时，输出控制模块104的具体结构不限于本发明提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
可以理解的是，输出控制模块104中的各开关晶体管可以是薄膜晶体管(thinfilmtransistor，tft)，也可以是金属氧化物半导体场效应管(metaloxidesemiconductor，mos)，在此不做限定。
此外，在具体实施中，这些开关晶体管的第一极和第二极分别为源极和漏极，且根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
相应地，针对本发明实施例二提供的移位寄存器，本发明还提供了一种驱动方法，如图7所示，具体可以包括以下步骤：
s301、输入阶段，输入模块在信号输入端与第二时钟信号端的共同控制下，将信号输入端的输入信号经第二节点写入第一节点；输出模块在第一节点的控制下，将第一时钟信号端的第一时钟信号写入信号输出端；防干扰模块在信号输入端的控制下，防止复位信号端的复位信号写入第一节点；
s302’、输出阶段，输出模块在第一节点的控制下，将第一时钟信号端的第一时钟信号写入信号输出端；输出控制模块在第一时钟信号端和高电平信号端的共同控制下拉高第一节点的电位；
s303’、复位阶段，输入模块在第二时钟信号端的控制下，将信号输入端的输入信号写入第二节点；防干扰模块在复位信号端的控制下，将低电平信号端的低电平信号写入信号输出端，并将信号输入端的输入信号写入第一节点；输出控制模块在第二时钟信号端和高电平信号端的共同控制下拉低第一节点的电位。
为了更好地理解本发明的技术方案，下面对图6所示具体结构的移位寄存器的工作过程作以描述。
在图6所示的移位寄存器中，所有开关晶体管均为n型晶体管，各n型晶体管在高电平作用下导通，在低电平作用下截止；对应的工作时序图如图4所示，具体地，选用图4所示的工作时序图中的输入阶段t1、输出阶段t2和复位阶段t3为例进行详细描述。
输入阶段t1：信号输入端stu输出高电平，复位信号端std输出低电平，第一时钟信号端clka输出低电平，第二时钟信号端clkb输出高电平。
第一开关晶体管m1在第二时钟信号端clkb的高电平作用下导通，第二开关晶体管m2在信号输入端stu的高电平作用下导通，使得第一节点q1被置为信号输入端stu的高电平。第三开关晶体管m3在第一节点q1的高电平作用下导通，信号输出端out输出第一时钟信号端clka的低电平。
第九开关晶体管m9在信号输入端stu的高电平作用下导通，使得第六开关晶体管m6的栅极(即第四节点q4)被低电平信号端vgl拉到低电平；第八开关晶体管m8在信号输入端stu的高电平作用下导通，正常情况下第四开关晶体管m4在复位信号端std的低电平作用下关断，因此第五开关晶体管m5的栅极(即第三节点q3)被低电平信号端vgl拉到低电平，导致第五开关晶体管m5关断，使得第六开关晶体管m6的栅极保持低电位，所以不会干扰输入信号。即使复位信号端std的复位信号因为一些噪音(noise)影响意外变为高电位，导致第四开关晶体管m4导通，因第八开关晶体管m8的宽长比大于第四开关晶体管m4的宽长比，使得第五开关晶体管m5的栅极仍然会被低电平信号端vgl拉到低电平，导致第五开关晶体管m5处于关断状态，由此意外变为高电位的复位信号并不会通过关断的第五开关晶体管m5写入第六开关晶体管m6的栅极，故第六开关晶体管m6的栅极依然保持低电位，不会干扰输入信号。
第十一开关晶体管m11在高电平信号端vgh的高电平作用下导通，第十二开关晶体管m12在第二时钟信号端clkb的高电平作用下导通，且第十二开关晶体管m12的宽长比大于第十一开关晶体管m11的宽长比，因此，第五节点q5被低电平信号端vgl拉到低电平。
输出阶段t2：信号输入端stu输出低电平，复位信号端std输出低电平，第一时钟信号端clka输出高电平，第二时钟信号端clkb输出低电平。
第十开关晶体管m10在第一时钟信号端clka的高电平作用下导通，使得第二开关晶体管m2和第六开关晶体管m6的源极(即第二节点q2)置为高电位，且第二开关晶体管m2和第六开关晶体管m6的源极(即第一节点q1)在输入阶段结束时为高电位，从而使得第二开关晶体管m2的内部电压差较小，第六开关晶体管m6的内部电压差也较小，避免了第一节点q1通过与其相连的第二开关晶体管m2和第六开关晶体管m6发生漏电，保证了输出的稳定性。
进一步地，第十二开关晶体管m12在第二时钟信号端clkb的低电平作用下关断，第十一开关晶体管m11在高电平信号端vgh的高电平作用下仍处于导通状态，第五节点q5的电位由低电平信号端vgl的低电平跳变为高电平信号端vgh的高电平，第一节点q1的电位因为第二电容c2的自举作用升高；同时第三开关晶体管m3在第一节点q1的高电平作用下导通，信号输出端out输出第一时钟信号端clka的高电平，因第一电容c1的自举作用，第一节点q1的电位进一步升高。
可见，第三开关晶体管m3的栅极一直保持很高的电位，使得信号输出端out可稳定输出第一时钟信号端clka的高电平。
复位阶段t3：信号输入端stu输出低电平，复位信号端std输出高电平，第一时钟信号端clka输出低电平，第二时钟信号端clkb输出高电平。
第一开关晶体管m1在第二时钟信号端clkb的高电平作用下导通，使得第六开关晶体管m6的源极被拉低为信号输入端stu的低电平。
第四开关晶体管m4在复位信号端std的高电平作用下导通，且第八开关晶体管m8在信号输入端stu的低电平作用下关断，第五开关晶体管m5和第七开关晶体管m7的栅极被拉高为信号输入端std的高电平，使得第五开关晶体管m5和第七开关晶体管m7均导通。且因第五开关晶体管m5导通，使得第六开关晶体管m6的栅极写入复位信号端std的高电平，第六开关晶体管m6导通，第一节点q1被拉低为信号输入端stu的低电平，完成复位。
第七开关晶体管m7导通，信号输出端out被拉低为低电平信号端vgl的低电平，完成复位。第一节点q1的电位因为第一电容c1的自举作用被进一步拉低，完成复位。
第十一开关晶体管m11在高电平信号端vgh的高电平作用下导通，第十二开关晶体管m12在第二时钟信号端clkb的高电平作用下导通，且因第十二开关晶体管m12的宽长比大于第十一开关晶体管m11的宽长比，使得第五节点q5被拉低为低电平信号端vgl的低电平，第一节点q1的电位因为第二电容c2的自举作用被进一步拉低，完成复位。
在后续时间段，移位寄存器将重复上述t1～t3的工作过程。
实施例三
如图8所示，为本发明实施例三提供的移位寄存器。相较于图1所示的实施例一提供的移位寄存器，实施例三提供的移位寄存器增加了输出控制模块104，以下仅对输出控制模块104进行详细描述，其它模块可参考上述实施例一，重复之处不再赘述。
在本发明实施例三提供的移位寄存器中，如图8所示，输出控制模块104与第一时钟信号端clka、第二时钟信号端clkb、第一节点q1、第二节点q2、信号输出端out、低电平信号端vgl和高电平信号端vgh相连，用于在输出阶段在第一时钟信号端clka和信号输出端out的共同控制下拉高第一节点q1的电位，并在复位阶段在第二时钟信号端clkb的控制下拉低第一节点q1的电位。
在本发明实施例三提供的移位寄存器中，输出控制模块104可在输出阶段在第一时钟信号端clka和输出信号端out的共同控制下拉高第一节点q1的电位，从而使得第一节点q1在输出阶段一直保持高电位，保证了输出电压的充分且稳定，进而消除了面板显示中的异常现象。
下面结合具体实施例，对本发明实施例三提供的移位寄存器进行详细说明。需要说明的是，本具体实施例是为了更好的解释本发明，但不限制本发明。
如图9所示，为本发明实施例三提供的移位寄存器的具体结构示意图，输出控制模块104包括第十开关晶体管m10、第十一开关晶体管m11、第十二开关晶体管m12和第二电容c2；
其中，第十开关晶体管m10的栅极和第一极均与第一时钟信号端clka相连，第二极与第二节点q2相连；
第十一开关晶体管m11的栅极与信号输出端out相连，第一极与高电平信号端vgh相连，第二极与第五节点q5相连；
第十二开关晶体管m12的栅极与第二时钟信号端clkb相连，第一极与低电平信号端vgl相连，第二极与第五节点q5相连；
第二电容c2的一端与第一节点q1相连，另一端与第五节点q5相连。
可以理解的是，输出控制模块104中的各开关晶体管可以是薄膜晶体管(thinfilmtransistor，tft)，也可以是金属氧化物半导体场效应管(metaloxidesemiconductor，mos)，在此不做限定。
此外，在具体实施中，这些开关晶体管的第一极和第二极分别为源极和漏极，且根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
相应地，针对本发明实施例三提供的移位寄存器，本发明还提供了一种驱动方法，如图10所示，具体可以包括以下步骤：
s301、输入阶段，输入模块在信号输入端与第二时钟信号端的共同控制下，将信号输入端的输入信号经第二节点写入第一节点；输出模块在第一节点的控制下，将第一时钟信号端的第一时钟信号写入信号输出端；防干扰模块在信号输入端的控制下，防止复位信号端的复位信号写入第一节点；
s302”、输出阶段，输出模块在第一节点的控制下，将第一时钟信号端的第一时钟信号写入信号输出端；输出控制模块在第一时钟信号端和信号输出端的共同控制下拉高第一节点的电位；
s303”、复位阶段，输入模块在第二时钟信号端的控制下，将信号输入端的输入信号写入第二节点；防干扰模块在复位信号端的控制下，将低电平信号端的低电平信号写入信号输出端，并将信号输入端的输入信号写入第一节点；输出控制模块在第二时钟信号端的控制下拉低第一节点的电位。
为了更好地理解本发明的技术方案，下面对图9所示具体结构的移位寄存器的工作过程作以描述。
在图9所示的移位寄存器中，所有开关晶体管均为n型晶体管，各n型晶体管在高电平作用下导通，在低电平作用下截止；对应的工作时序图如图4所示，具体地，选用图4所示的工作时序图中的输入阶段t1、输出阶段t2和复位阶段t3为例进行详细描述。
输入阶段t1：信号输入端stu输出高电平，复位信号端std输出低电平，第一时钟信号端clka输出低电平，第二时钟信号端clkb输出高电平。
第一开关晶体管m1在第二时钟信号端clkb的高电平作用下导通，第二开关晶体管m2在信号输入端stu的高电平作用下导通，使得第一节点q1被置为信号输入端stu的高电平。第三开关晶体管m3在第一节点q1的高电平作用下导通，信号输出端out输出第一时钟信号端clka的低电平。第十一开关晶体管m11在信号输出端out的低电平作用下关断，第十二开关晶体管m12在第二时钟信号端clkb的高电平作用下导通，因此，第五节点q5被低电平信号端vgl拉到低电平。
第九开关晶体管m9在信号输入端stu的高电平作用下导通，使得第六开关晶体管m6的栅极(即第四节点q4)被低电平信号端vgl拉到低电平；第八开关晶体管m8在信号输入端stu的高电平作用下导通，正常情况下第四开关晶体管m4在复位信号端std的低电平作用下关断，因此第五开关晶体管m5的栅极(即第三节点q3)被低电平信号端vgl拉到低电平，导致第五开关晶体管m5关断，使得第六开关晶体管m6的栅极保持低电位，所以不会干扰输入信号。即使复位信号端std的复位信号因为一些噪音(noise)影响意外变为高电位，导致第四开关晶体管m4导通，因第八开关晶体管m8的宽长比大于第四开关晶体管m4的宽长比，使得第五开关晶体管m5的栅极仍然会被低电平信号端vgl拉到低电平，导致第五开关晶体管m5处于关断状态，由此意外变为高电位的复位信号并不会通过关断的第五开关晶体管m5写入第六开关晶体管m6的栅极，故第六开关晶体管m6的栅极依然保持低电位，不会干扰输入信号。
输出阶段t2：信号输入端stu输出低电平，复位信号端std输出低电平，第一时钟信号端clka输出高电平，第二时钟信号端clkb输出低电平。
第十开关晶体管m10在第一时钟信号端clka的高电平作用下导通，使得第二开关晶体管m2和第六开关晶体管m6的源极(即第二节点q2)置为高电位，且第二开关晶体管m2和第六开关晶体管m6的源极(即第一节点q1)在输入阶段结束时为高电位，从而使得第二开关晶体管m2的内部电压差较小，第六开关晶体管m6的内部电压差也较小，避免了第一节点q1通过与其相连的第二开关晶体管m2和第六开关晶体管m6发生漏电，保证了输出的稳定性。
进一步地，第十二开关晶体管m12在第二时钟信号端clkb的低电平作用下关断，第十一开关晶体管m11在信号输出端out的高电平作用下导通，第五节点q5由低电平信号端vgl的低电平跳变为高电平信号端vgh的高电平，第一节点q1的电位因为第二电容c2的自举作用升高；同时第三开关晶体管m3在第一节点q1的高电平作用下导通，信号输出端out输出第一时钟信号端clka的高电平，因第一电容c1的自举作用，第一节点q1的电位进一步升高。
可见，第三开关晶体管m3的栅极一直保持很高的电位，使得信号输出端out可稳定输出第一时钟信号端clka的高电平。
复位阶段t3：信号输入端stu输出低电平，复位信号端std输出高电平，第一时钟信号端clka输出低电平，第二时钟信号端clkb输出高电平。
第四开关晶体管m4在复位信号端std的高电平作用下导通，第八开关晶体管m8在信号输入端stu的低电平作用下关断，第五开关晶体管m5和第七开关晶体管m7的栅极被拉高为复位信号端std的高电平，使得第五开关晶体管m5和第七开关晶体管m7均导通。且因第五开关晶体管m5导通，使得第六开关晶体管m6的栅极写入复位信号端std的高电平，第六开关晶体管m6导通，第一节点q1被拉低为信号输入端stu的低电平，完成复位。
第七开关晶体管m7导通，使得信号输出端out被拉低为低电平信号端vgl的低电平，完成复位。
第十一开关晶体管m11在信号输出端out的低电平作用下关断，第十二开关晶体管m12在第二时钟信号端clkb的高电平作用下导通，第五节点q5被拉低为低电平信号端vgl的低电平，第五节点q5的电位因为第二电容c2的自举作用被进一步拉低，完成复位。
在后续时间段，移位寄存器将重复上述t1～t3的工作过程。
基于同一发明构思，本发明实施例提供了一种栅极驱动电路，包括级联的多个移位寄存器，其中，第一级移位寄存器的信号输入端与帧触发信号端相连，除第一级移位寄存器之外，其余各级移位寄存器的信号输入端分别与上一级移位寄存器的级联信号输出端相连；除最后一级移位寄存器之外，其余各级移位寄存器的复位信号端分别与下一级移位寄存器的级联信号输出端相连。
具体地，如图11所示，栅极驱动电路包括级联的n个移位寄存器：a1、a2、a3、……、an，且移位寄存器am(1＜m＜n)的信号输入端stu(m-1)连接上一级移位寄存器a(m-1)的信号输出端out(m-1)，移位寄存器am的复位信号端std(m+1)连接下一级移位寄存器a(m+1)的信号输出端out(m+1)，例如第2级移位寄存器a2的信号输入端stu(1)连接上一级移位寄存器a1的信号输出端out(1)，第2级移位寄存器a2的复位信号端std(3)连接下一级移位寄存器a3的信号输出端out(3)。特别的，针对第一级移位寄存器a1，利用帧触发信号端sta的信号即前一级dummy单元的输出信号作为其信号输入端stu(0)的输入信号；针对最后一级移位寄存器an，利用后一级dummy单元的输出信号作为其复位信号端std(n+1)的复位信号。
具体地，上述栅极驱动电路中的每个移位寄存器的具体结构与本发明上述移位寄存器在功能和结构上均相同，重复之处不再赘述。
在具体实施时，在本发明提供的上述栅极驱动电路中，如图11所示，各级移位寄存器的低电平信号端vgl均与低电平信号线vgl相连；各级移位寄存器的高电平信号端vgh均与高电平信号线vgh相连；各级移位寄存器的第一时钟信号端clka均与第一时钟信号线clka相连；各级移位寄存器的第二时钟信号端clkb均与第二时钟信号线clkb相连；并且第一时钟信号线clka上的时钟信号与第二时钟信号线clkb上的时钟信号的逻辑相反，即当第一时钟信号线clka输出高电平时，第二时钟信号线clkb输出低电平；当第一时钟信号线clka输出低电平时，第二时钟信号线clkb输出高电平。
基于同一发明构思，本发明实施例还提供了一种显示装置，包括本发明实施例提供的上述栅极驱动电路，该显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相机、导航仪、智能手表、健身腕带、个人数字助理、自助存/取款机等任何具有显示功能的产品或部件。对于显示装置的其它必不可少的组成部分均为本领域的普通技术人员应该理解具有的，在此不做赘述，也不应作为对本发明的限制。该显示装置的实施可以参见上述栅极驱动电路的实施例，重复之处不再赘述。
需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。