输入缓冲器、控制方法、驱动装置以及显示装置与流程

本申请涉及电子电路领域，更具体地，涉及一种输入缓冲器、控制方法、驱动装置以及显示装置。

背景技术

缓冲器(buffer)常用于各式电子装置中，用来隔离信号输入端和输出端，以避免信号输入端受负载影响，并增强信号驱动负载的能力。如图1所示，现有的液晶显示装置中，包括级联的多个源极驱动芯片。所述多个源极驱动芯片之间通过同步信号dio进行数据同步，例如，当源极驱动芯片120-1接收数据完成之后，向源极驱动芯片120-2提供同步信号dio1，源极驱动芯片120-2根据同步信号dio1开始接收数据，以此类推。当所有的源极驱动芯片接收数据完成之后，每个源极驱动芯片依次向显示面板11提供对应的灰阶电压。

图2示出根据现有技术源极驱动芯片之间实现数据同步的示意性框图，图2示出了源极驱动芯片120-1和源极驱动芯片120-2，当源极驱动芯片120-1接收数据完成之后，向源极驱动芯片120-2提供同步信号dio1。具体地，源极驱动芯片120-1的输出缓冲器121根据输入信号vin对负载电容cl进行充电以得到同步信号dio1，同步信号dio1通过源极驱动芯片120-2的输入缓冲器122最终得到同步信号dio1_in，源极驱动信号120-2根据同步信号dio1_in开始接收数据信号。

图3示出根据现有技术的输入缓冲器的结构示意图。如图3所示，现有的输入缓冲器122包括施密特触发器1221和反相器1222。输入缓冲器122根据同步信号dio得到同步信号dio_in。

图4示出根据现有的输入缓冲器的工作波形图。如图4所示，曲线dio表示同步信号dio的电压变化曲线，曲线dio_in表示同步信号dio_in的电压变化曲线，曲线dio和曲线dio_in的交点表示现有输入缓冲器的阈值电压vsw。对于现有技术的输入缓冲器，当同步信号dio上升到阈值电压vsw时，输入缓冲器输出逻辑高的同步信号dio_in；当同步信号dio下降到阈值电压vsw时，输入缓冲器输出逻辑低的同步信号dio_in，同步信号dio_in逻辑转换的时间为tsw。

现有技术的输入缓冲器存在以下的问题：为了提高输入缓冲器的转换速率，现有技术的输入缓冲器一般通过降低阈值电压来缩短逻辑转换的时间tsw。但是阈值电压vsw降低会使得电路的抗噪能力降低，当电路中出现高于阈值电压的噪声时会造成输入缓冲器输出的同步信号dio_in发生逻辑转换，使得电路的鲁棒性降低。

因此，需要对现有技术的输入缓冲器进行改进提高输入缓冲器的转换速率和鲁棒性。

技术实现要素：

鉴于上述问题，本发明的目的在于提供一种输入缓冲器、控制方法、驱动装置以及显示装置，在提高电路的转换速率的同时提高电路的抗噪能力。

根据本发明的一方面提供一种输入缓冲器，包括输入端和输出端，所述输入端用于接收输入信号，所述输出端用于提供输出信号，其特征在于，所述输入缓冲器包括：输入模块，用于提供参考电压并根据所述输入信号产生所述输出信号，所述输入模块根据所述输入信号与所述参考电压的比较结果得到所述输出信号；控制模块，用于根据时钟信号采样所述输入信号在预设时间内的电平变化时间数据，并在所述预设时间之后根据所述电平变化时间数据提供调节信号，在所述预设时间之后，所述输入模块在所述调节信号的控制下调节所述参考电压。

优选地，所述参考电压的初始值等于第一电压。

优选地，所述输入模块在所述输入信号出现上升沿时，使得所述参考电压小于所述第一电压且高于所述输入信号的低电平电压。

优选地，所述输入模块包括：第一输入模块，用于根据所述参考电压和所述输入信号提供所述输出信号，所述参考电压等于所述第一电压；第二输入模块，用于根据所述参考电压和所述输入信号提供所述输出信号，所述参考电压等于第二电压，所述第二电压小于所述第一电压且高于所述输入信号的低电平电压；选择模块，根据所述调节信号开启所述第一输入模块和所述第二输入模块之一。

优选地，在所述预设时间之后，当所述输入信号出现上升沿或所述输入信号处于高电平状态时，所述第二输入模块被开启，所述第一输入模块被关断，当所述输入信号出现下降沿或所述输入信号处于低电平状态时，所述第一输入模块被开启，所述第二输入模块被关断。

优选地，在所述预设时间之后，所述选择模块在所述输入信号的上升沿出现前的预定时间内将所述第二输入模块开启并将所述第一输入模块关断。

优选地，所述预定时间等于所述时钟信号的整数个时钟周期。

优选地，所述预设时间包括所述输入信号的至少一个工作周期。

优选地，所述控制模块包括：计数模块，用于接收所述时钟信号，所述计数模块在所述预设时间内根据所述输入信号的电平状态和所述时钟信号获得所述电平变化时间数据，并在所述预设时间之后对所述时钟信号进行计数以提供计数值；存储模块，用于存储所述电平变化时间数据；以及处理模块，用于将所述计数值与所述电平变化时间数据进行比较以获得对所述输入信号的电平状态的判断结果，根据所述判断结果提供所述调节信号。

优选地，所述电平变化时间数据表征以下参数中的一个或多个：所述输入信号的每个工作周期开始至所述输入信号的上升沿和/下降沿出现时的时间；所述输入信号在每个工作周期中的低电平持续时间；所述输入信号在每个工作周期中的占空比。

优选地，所述第一输入模块包括串联连接在所述输入缓冲器的输入端和输出端之间的施密特触发器和反相器。

优选地，所述第二输入模块包括电流源、晶体管和反相器，所述电流源与所述晶体管串联连接在电源电压与地之间，所述晶体管的控制端与所述输入缓冲器的输入端连接，所述电流源和所述晶体管的中间节点与所述反相器的输入端连接，所述反相器的输出端与所述输入缓冲器的输出端连接，其中，所述第二电压等于所述第一晶体管的阈值电压。

根据本发明的第二方面提供一种输入缓冲器的控制方法，所述输入缓冲器包括输入端和输出端，所述输入端用于接收输入信号，所述输出端用于提供输出信号，其中，所述控制方法包括：提供参考电压并根据所述输入信号产生所述输出信号，所述输出信号的逻辑值取决于所述输入信号与所述参考电压的比较结果；根据时钟信号采样所述输入信号在预设时间内的电平变化时间数据，并在所述预设时间之后根据所述电平变化时间数据提供调节信号，在所述预设时间之后，在所述调节信号的控制下调节所述参考电压。

优选地，所述参考电压的初始值等于第一电压。

优选地，所述在所述预设时间之后，在所述调节信号的控制下调节所述参考电压包括：在所述输入信号出现上升沿时，所述参考电压小于所述第一电压且高于所述输入信号的低电平电压。

优选地，在所述调节信号的控制下调节所述参考电压包括：提供第一输入模块，用于根据所述参考电压和所述输入信号提供所述输出信号，所述参考电压等于所述第一电压；提供第二输入模块，用于根据所述参考电压和所述输入信号提供所述输出信号，所述参考电压等于第二电压，所述第二电压小于所述第一电压且高于所述输入信号的低电平电压；提供选择模块，根据所述调节信号开启所述第一输入模块和所述第二输入模块之一。

优选地，在所述预设时间之后，当所述输入信号出现上升沿或所述输入信号处于高电平状态时，所述第二输入模块被开启，所述第一输入模块被关断，当所述输入信号出现下降沿或所述输入信号处于低电平状态时，所述第一输入模块被开启，所述第二输入模块被关断。

优选地，在所述预设时间之后，所述选择模块在所述输入信号的上升沿出现前的预定时间内将所述第二输入模块开启并将所述第一输入模块关断。

优选地，所述预定时间等于所述时钟信号的整数个时钟周期。

优选地，所述预设时间包括所述输入信号的至少一个工作周期。

优选地，所述根据时钟信号采样所述输入信号在预设时间内的电平变化时间数据，并在所述预设时间之后根据所述电平变化时间数据提供调节信号包括：接收所述时钟信号，在所述预设时间内根据所述输入信号的电平状态和所述时钟信号获得所述电平变化时间数据，并在所述预设时间之后对所述时钟信号进行计数以提供计数值；存储所述电平变化时间数据；以及将所述计数值与所述电平变化时间数据进行比较以获得对所述输入信号的电平状态的判断结果，根据所述判断结果提供所述调节信号。

优选地，所述电平变化时间数据表征以下参数中的一个或多个：所述输入信号的每个工作周期开始至所述输入信号的上升沿和/下降沿出现时的时间；所述输入信号在每个工作周期中的低电平持续时间；所述输入信号在每个工作周期中的占空比。

根据本发明的第三方面提供一种驱动装置，包括多个驱动电路，其特征在于，每个所述驱动电路包括上述的输入缓冲器，用于接收输入信号。

优选地，所述驱动电路包括栅极驱动芯片或者源极驱动芯片，所述驱动装置包括栅极驱动装置或者源极驱动装置。

根据本发明的第四发明提供—种显示装置，其特征在于，包括：栅极驱动装置，用于提供多个栅极驱动信号；源极驱动装置，用于提供多个灰阶数据；以及显示面板，所述显示面板包括排列成阵列的多个像素单元以及多条栅极线和多条数据线，所述显示面板经由所述多条栅极线接收所述多个栅极驱动信号，从而按行选择所述多个像素单元，以及经由所述多条数据线按列接收所述多个灰阶数据，从而提供给选定的像素单元以实现图像显示，其中，所述栅极驱动装置和/或所述源极驱动装置包括上述的输入缓冲器，用于接收输入信号。

综上所述，本发明的输入缓冲器包括输入模块和控制模块，输入模块用于提供参考电压并根据输入信号产生输出信号，输出信号的逻辑值取决于输入信号与参考电压的比较结果。控制模块根据时钟信号采样输入信号在预设时间内的电平变化时间数据，并在所述预设时间之后根据电平变化时间数据提供调节信号。当输入信号出现上升沿时，输入模块根据调节信号调节参考电压，提供参考电压小于所述第一电压且高于所述输入信号的低电平电压。可以在提高电路的转换速率的同时提高电路的抗噪能力，保证电路的鲁棒性。

本发明实施例同时公开了一种输入缓冲器的控制方法、驱动装置以及显示装置，在提高电路的转换速率的同时提高电路的抗噪能力，保证电路的鲁棒性。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出根据现有技术的液晶显示装置的结构示意图。

图2示出根据现有技术源极驱动芯片之间实现数据同步的示意性框图。

图3示出根据现有技术的输入缓冲器的结构示意图。

图4示出根据现有的输入缓冲器的工作波形图。

图5示出根据本发明第一实施例的液晶显示装置的等效电路图。

图6示出图5中的源极驱动装置的结构示意图。

图7示出图6中源极驱动芯片之间同步数据的结构示意图。

图8示出根据本发明第二实施例的输入缓冲器的结构示意图。

图9示出图8中控制模块的结构示意图。

图10示图8中第一输入模块的结构示意图。

图11示出图8中第二输入模块的结构示意图。

图12示出根据本发明实施例的多个芯片的输入缓冲器的工作时序图。

图13示出根据本发明另一实施例的多个芯片的输入缓冲器的工作时序图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图5示出根据本发明第一实施例的液晶显示装置的等效电路图。

液晶显示装置200包括显示面板210、栅极驱动装置220、源极驱动装置230和时序控制装置240。显示面板210例如是液晶显示面板，包括多个薄膜晶体管t、以及在像素电极和公共电极之间形成的多个像素电容clc。所述多个薄膜晶体管t组成阵列。时序控制装置240经由数据接口从前端接收显示数据，根据显示数据产生时序信号和灰阶驱动信号，时序控制装置240与栅极驱动装置220和源极驱动装置230相连接，从而向栅极驱动装置220和源极驱动装置230提供各种时序信号。栅极驱动装置220经由多条栅极扫描线分别连接至相应行的薄膜晶体管t的栅极，用于以扫描的方式提供栅极电压g1至gm，从而在一个图像帧周期中，选通不同行的薄膜晶体管。源极驱动装置230经由多条源极数据线分别连接至相应列的薄膜晶体管t的源极，用于在各行的多个薄膜晶体管t选通时，分别向各列的多个薄膜晶体管t提供与灰阶相对应的灰阶电压s1至sn。其中，m和n是自然数。所述多个薄膜晶体管t的漏极分别连接至相应的一个像素电容clc。

在选通状态下，源极驱动装置230经由源极数据线和薄膜晶体管t，将灰阶电压施加在像素电容clc上。像素电容clc上的电压作用在液晶分子上，从而改变液晶分子的取向，以实现与灰阶相对应的透光率。为了在像素的更新周期之间保持电压，像素电容clc可以并联存储电容cs以获得更长的保持时间。

源极驱动装置230可通过多个源极驱动芯片实现，如图6所示，源极驱动装置230包括源极驱动芯片231-23n。源极驱动芯片231-23n之间通过同步信号dio进行数据同步，例如，当源极驱动芯片231接收数据完成之后，向源极驱动芯片232提供同步信号dio1，源极驱动芯片232根据同步信号dio1开始接收数据，以此类推。

图7示出图6中源极驱动芯片之间同步数据的结构示意图。如图7所示，源极驱动芯片都包括输入缓冲器和输出缓冲器。源极驱动芯片231的输出缓冲器240根据芯片内部提供的输入信号vin对负载电容cl进行充电放电以得到同步信号dio1。源极驱动芯片232的输入缓冲器250接收同步信号dio1，根据同步信号dio1得到同步信号dio1_in，同步信号dio1_in经时钟同步之后用来控制与源极驱动芯片232接收数据信号。

图8示出根据本发明第二实施例的输入缓冲器的结构示意图。如图8所示，输入缓冲器250包括输入端和输出端，输入端用于接收输入信号，输出端用于提供输出信号。这里的输入信号例如为上文所述的同步信号dio1，输出信号例如为上文所述的同步信号dio1_in。

需要说明的是，本发明实施例以源极驱动芯片为例对本发明的输入缓冲器进行说明，输入缓冲器的应用场景和输入输出信号的形式不应以本实施例为限制。

输入缓冲器250包括控制模块251和输入模块255，输入模块255用于提供参考电压并根据输入信号vin产生输出信号vout，所述输出信号vout的逻辑值取决于输入信号vin与所述参考电压的比较结果，所述参考电压的初始值等于第一电压；

控制模块251用于根据时钟信号clk采样所述输入信号vin在预设时间内的电平变化时间数据，并在所述预设时间之后根据所述电平变化时间数据提供调节信号。在所述预设时间之后，输入模块255在所述调节信号的控制下调节所述参考电压，当所述输入信号vin出现上升沿时，所述参考电压小于所述第一电压且高于所述输入信号vin的低电平电压。

输入模块255包括第一输入模块252、第二输入模块253以及选择模块254。第一输入模块252和第二输入模块253并联连接在输入缓冲器的输入端和输出端之间。第一输入模块252用于根据参考电压和输入信号vin提供输出信号vout，其中，参考电压等于第一电压。当输入信号vin上升到第一电压时，第一输入模块252输出逻辑高的输出信号vout，当输入信号vin下降到第一电压时，第一输入模块252输出逻辑低的输出信号vout。

第二输入模块253用于根据所述参考电压和所述输入信号vin提供输出信号vout。其中参考电压等于第二电压。同样的，当输入信号vin上升到第二电压时，第二输入模块253输出逻辑高的输出信号vout；当输入信号vin下降到第二电压时，第二输入模块253输出逻辑低的输出信号vout。在该实施例中，第二电压小于第一电压且高于所述输入信号的低电平电压，因此第二输入模块253的逻辑转换时间比第一输入模块252的逻辑转换时间更短，转换速率更高。但是第一输入模块252的电路鲁棒性比第二输入模块253的电路鲁棒性更高。

选择模块254用于根据所述调节信号开启所述第一输入模块和所述第二输入模块之一。

在本实施例中，控制模块用于根据输入信号的电平状态调节参考电压，使得输入缓冲器在具有高转换速率的同时保证电路的鲁棒性。

具体地，当输入信号出现上升沿或输入信号处于高电平状态时，第二输入模块被开启，第一输入模块被关断，提高电路的转换速率；当输入信号出现下降沿或输入信号处于低电平状态时，第一输入模块被开启，第二输入模块被关断，保证电路的鲁棒性。

优选地，选择模块254在输入信号vin的上升沿出现前的预定时间内将所述第二输入模块开启并将所述第一输入模块关断，提前提高电路的转换速率。其中，预定时间等于所述时钟信号clk的整数个时钟周期。

图9示出图8中控制模块的结构示意图。如图9所示，控制模块251包括计数模块2511、存储模块2512以及处理模块2513。

计数模块2511用于接收时钟信号clk，在所述预设时间内根据所述输入信号vin的电平状态和所述时钟信号clk获得所述电平变化时间数据，并在所述预设时间之后对所述时钟信号进行计数以提供计数值。其中，所述预设时间包括输入信号vin的至少一个工作周期，例如输入信号vin的第一个工作周期。

此外，在本实施例中，计数模块2511为上升沿触发，当检测到一个上升沿时，计数模块2511会触发使得计数值增加1。

存储模块2512用于存储所述电平变化时间数据，所述电平变化时间数据表征下列参数：输入信号的每个工作周期开始至所述输入信号的上升沿和/下降沿出现时的时间、输入信号在每个工作周期中的低电平持续时间以及输入信号在每个工作周期中的占空比中的一个或多个。

处理模块2513用于将所述计数值与所述电平变化时间数据进行比较以获得对所述输入信号的电平状态的判断结果，根据所述判断结果提供所述调节信号。

优选地，处理模块2513在所有芯片的工作周期结束后向所述计数模块2511提供重置信号reset，计数模块2511根据重置信号reset清空计数值，并开始重新计数。

优选地，电平变化时间数据也可以通过外部提供。

优选地，所述存储模块2512例如锁存器，所述锁存器在所述预设时间将计数模块2511的计数值锁存，并在之后的工作周期中当计数模块2511的计数值达到锁存的计数值时，处理模块2513触发提供所述调节信号。

图10示出图8中第一输入模块的电路结构示意图。如图10所示，第一输入模块252包括晶体管mp1-mp4和晶体管mn1-mn4。其中，晶体管mp1、晶体管mp2、晶体管mn1和晶体管mn2串联连接在电源电压vdd与地之间。晶体管mp1、晶体管mp2、晶体管mn1和晶体管mn2的控制端相互连接以接收输入信号vin。晶体管mp3的第一通路端接收电源电压vdd，第二通路端与晶体管mp1和mp2的中间节点连接，晶体管mp3的控制端与晶体管mp2和晶体管mn1的中间节点连接。晶体管mn3的控制端与晶体管mp2和晶体管mn1的中间节点连接，第一通路端与晶体管mn1和mn2的中间节点连接，第二通路端接地。晶体管mp4和mn4串联连接在电源电压vdd与地之间，晶体管mp4和mn4的控制端相互连接，晶体管mp4和mn4的控制端的中间节点与晶体管mp2和mn1的中间节点连接。晶体管mp4和mn4的中间节点用于提供输出信号vout。其中，晶体管mp1-mp3和晶体管mn1-mn3构成了施密特触发器电路，晶体管mp4和晶体管mn4构成了反相器电路。

当输入信号vin升高到第一阈值电压时，施密特触发器发生逻辑转换输出低电平，所述低电平经过反相器电路翻转，最终得到逻辑高电平的输出信号vout；当输入信号vin降低到第一阈值电压时，施密特触发器发生逻辑转换输出高电平，所述高电平经过反相器电路翻转，最终得到逻辑低电平的输出信号vout。

采用施密特触发器作为输入缓冲器的输入级，可以提高电路的输入噪声容限，保证电路的鲁棒性。但是，因为施密特触发器的阈值电压较高，因此电路的转换速率较慢。

图11示出图8中第二输入模块的结构示意图。如图11所示，第二输入模块253包括晶体管mn5、mp6和mn6以及电流源i1。电流源i1和晶体管m5串联连接在电源电压vdd和地之间，晶体管m5的控制端接收输入信号vin。晶体管mp6和mn6串联连接在电源电压vdd与地之间，晶体管mp6和mn6的控制端相互连接，并且晶体管mp6和mn6的控制端的中间节点与电流源i1和晶体管mn5的中间节点相连。晶体管mp6和mn6的中间节点用于提供输出信号vout。

图12示出根据本发明实施例的多个芯片的输入缓冲器的工作时序图。以图6中的源极驱动芯片231、232和233为例，源极驱动芯片231向源极驱动芯片232提供同步信号dio1，源极驱动芯片232向源极驱动芯片233提供同步信号dio2。以下参照图6、图9和图12对本发明实施例的输入缓冲器的控制原理进行详细说明。

根据本实施例的一方面提供一种输入缓冲器的控制方法，将多个芯片的输入缓冲器分开控制进行。以源极驱动芯片232为例，如图12所示，在源极驱动芯片232的第一个工作周期(预设时间)，在t1时刻同步信号dio1由低电平变为高电平，计数模块2511记录下此时的时钟信号clk数，发送给存储模块2512存储为第一时间数据，第一时间数据用来表征输入信号的每个工作周期开始至所述输入信号的上升沿出现时的时间或者输入信号在每个工作周期中低电平持续时间；在下一个工作周期，处理模块2513将计数模块2511提供的计数值与存储模块2512提供的时间数据表进行比较，当计数值等于第一时间数据时(即t3时刻)，处理模块2513向选择模块254提供第一调节信号，选择模块254开启第二输入模块，关断第一输入模块。在经过一定的时间(例如两个时钟周期)之后，切换模块2514开启第一输入模块，关断第二输入模块。

在优选地实施例中，选择模块在计数值等于第一预设值的提前一个时钟周期开启第二输入模块。

同理，源极驱动芯片233中的输入缓冲器的工作原理与上述实施例相同，因此在此不再赘述。

在本实施例中，将多个源极驱动芯片的输入缓冲器分开控制，在每个芯片的第一个工作周期，得到对应的时间数据在之后的工作周期中，将时钟信号clk计数值与时间数据进行比较，控制输入模块的切换。这种控制方法的缺点在于：在芯片的第一个工作周期，输入缓冲器只能开启第一输入模块工作，因此无法提高在输入缓冲器在第一个工作周期的转换速率。

在优选地实施例中提供另外一种输入缓冲器的控制方法，采用将多个芯片的输入缓冲器共同控制的方法。如图13所示，在t1时刻，源极驱动芯片232和源极驱动芯片233的输入缓冲器都开启第二输入模块；在t2时刻，当源极驱动芯片233的同步信号dio2结束时，源极驱动芯片232和源极驱动芯片233的开启第一输入模块；在t3时刻，源极驱动芯片232和源极驱动芯片233都开启第二输入模块；在t4时刻，当源极驱动芯片233的同步信号dio2结束时，源极驱动芯片232和源极驱动芯片233的开启第一输入模块。

在本实施例中，采用将多个芯片的输入缓冲器共同控制的方法，在所有芯片的一个工作周期，当第一个芯片开始接收同步信号dio时，控制所有的芯片都开启第二输入模块，直到最后一个芯片接收同步信号，然后控制所有的芯片开启第一输入模块，直到所有芯片的下一个工作周期。这种控制方法适用于多个芯片之间通信模式相差不大、信号传递的间隔很短的情况，因为芯片之间信号传递间隔很短，因此可避免出现电路噪声造成的输入缓冲器误切换。

需要说明的是，本发明实施例的输入缓冲器适用于采用mini-lvds(lowvoltagedifferentialsignaling，低压差分信号)接口、rsds(reducedswingdifferentialsignal，低摆幅差分信号)接口的源极驱动芯片或者栅极驱动芯片。mini-lvds接口和rsds接口具有很低的电磁干扰(emi)，可以为显示驱动提供很高的带宽。

根据本发明的另一方面提供一种驱动装置，所述驱动装置例如是栅极驱动装置或者源极驱动装置，分别包括多个栅极驱动芯片或者源极驱动芯片，每个栅极驱动芯片和/或源极驱动芯片包括上述的输入缓冲器。

综上所述，本发明的输入缓冲器包括输入模块和控制模块，输入模块用于提供参考电压并根据输入信号产生输出信号，输出信号的逻辑值取决于输入信号与参考电压的比较结果。控制模块根据时钟信号采样输入信号在预设时间内的电平变化时间数据，并在所述预设时间之后根据电平变化时间数据提供调节信号。当输入信号出现上升沿时，输入模块根据调节信号调节参考电压，提供参考电压小于所述第一电压且高于所述输入信号的低电平电压。可以在提高电路的转换速率的同时提高电路的抗噪能力，保证电路的鲁棒性。

本发明实施例同时公开了一种输入缓冲器的控制方法、驱动装置以及显示装置，在提高电路的转换速率的同时提高电路的抗噪能力，保证电路的鲁棒性。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化，包括但不限于对电路的局部构造的变更、对元器件的类型或型号的替换。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。