间切换，这样在第一输出管M8导通的阶段便可以在输出节点N7将第一参考电压源VDD或在第二输出管M9导通的阶段将第二参考电压源VEE输出，从而在输出节点N7产生的输出信号Em可按照期望的时序方式在逻辑高电平和逻辑低电平之间翻转，并作为驱动发光二极管的Emiss1n发光控制信号，从而起到控制流经发光二极管的驱动电流的通或断的作用。如果在输出节点N7输出第一参考电压源VDD则表征输出信号Em为逻辑高电平，反之亦然，如果在输出节点N7输出第二参考电压源VEE则表征输出信号Em为逻辑低电平。但是务必注意的是，设计规则不允许第一输出管M8和第二输出管M9同时导通，否则第一参考电压源VDD就会贯通同时导通的该第一输出管M8和第二输出管M9而直接耦接到第二参考电压源VEE，形成短路可能永久性地损坏该组第一、第二输出管M8、M9。
[0022]鉴于输出级的第一输出管M8具有的一个控制端连接于一个第一节点NI处，而输出级的第二输出管M9具有的一个控制端则连接于一个第二节点N2。显然，第一节点NI处的电位的逻辑状态(逻辑高电平或逻辑低电平)就决定了第一输出管M8是关断的还是导通的，与之对应的，第二节点N2处的电位的逻辑状态(逻辑高电平或逻辑低电平)就决定了第二输出管M9是关断的还是导通的。而为了阐释这一点，我们在本发明中设定在第一节点NI处产生一个第一逻辑信号S1来驱动第一输出管M8，在第二节点N2处产生一个第二逻辑信号S2来驱动第二输出管M9。和来自发光驱动电路外部输入的第一时钟信号CKEl和第二时钟信号CKE2及激励信号STE相比，该第一逻辑信号S1和第二逻辑信号S2实质是发光驱动电路内部由于电容性组件的存在而自我产生的内部脉动信号，它们在逻辑高电平、低电平之间切换，除此之外，下文将继续介绍的在第三节点N3处产生的动态调节信号DYN也属于发光驱动电路中因为存在电容性组件而在电路内自我产生的内部脉动信号，也在逻辑高电平、低电平之间切换。
[0023]参见图1，针对第一输出管M8的导通/关断切换，主要是由第一控制模块101在第一节点NI处产生的第一逻辑信号S1来控制和实现的。第一控制模块101为了钳制住第一节点NI的逻辑电平状态，受到两路驱动信号的驱动，第一路驱动来自第二节点N2处产生的一个第二逻辑信号S2，第二路驱动来自一个第三节点N3处产生的一个动态调节信号DYN。其中动态调节信号DYN用于驱动第一控制模块101中的第一薄膜晶体管M1，而第二逻辑信号32用于驱动第一控制模块101中的第二薄膜晶体管M2。第一控制模块101的运行/工作机制在于:如果动态调节信号DYN控制将第一薄膜晶体管Ml接通但是第二逻辑信号&控制将第二薄膜晶体管M2关断，则第二时钟信号CKE2此时的电压水准(可能是逻辑高电平也有可能是逻辑低电平)就会通过导通的第一薄膜晶体管Ml写入到第一节点NI，也即写入储存到第二电容C2的连接于第一节点NI的第二端处。相反，如果第二逻辑信号S2控制将第二薄膜晶体管M2接通而动态调节信号DYN控制将第一薄膜晶体管Ml关断，则第一参考电压源VDD的逻辑高电平就会通过导通的第二薄膜晶体管M2写入到第一节点NI，也即写入储存到第二电容C2的连接于第一节点NI的第二端处。从而以这种方式，使得第一节点NI的电位可以被第二时钟信号CKE2的电位或者是被第一参考电压源VDD的电位刷新，以此利用第一控制模块101来确定与第一输出管M8的控制端相连的第一节点NI处产生的第一逻辑信号S1的低电平或高电平逻辑状态，藉此利用第一逻辑信号S ^空制第一输出管M8在导通和关断间切换。
[0024]参见图1，针对第二输出管M9的导通/关断切换，主要是由第二控制模块102在第二节点N2处产生的第二逻辑信号S2来控制和实现的。第二控制模块102为了钳制住第二节点N2的逻辑电平状态，主要受到三路驱动信号的驱动，第一路驱动来自第一时钟信号CKEl，第二路驱动来自第二时钟信号CKE2，第三路驱动来自该第三节点N3处产生的一个动态调节信号DYN。其中第一时钟信号CKEl用于驱动第二控制模块102中的第三薄膜晶体管M3，第二时钟信号CKE2用于驱动第二控制模块102中的第四薄膜晶体管M4，动态调节信号DYN用于驱动第二控制模块102中的第五薄膜晶体管M5。第二控制模块102的实际运行/工作机制在于:如果第一时钟信号CKEl控制将第三薄膜晶体管M3接通但是第四薄膜晶体管M4、第五薄膜晶体管M5中至少一个是关断的，则一个激励信号STE此时的电压水准(可能是逻辑高电平也有可能是逻辑低电平)就会通过导通的第三薄膜晶体管M3写入到第二节点N2处，也即写入储存到第三电容C3的连接于第二节点N2的第二端处。相反，如果第二时钟信号CKE2控制将第四薄膜晶体管M4接通以及同时动态调节信号DYN还控制将第五薄膜晶体管M5接通，但是第一时钟信号CKEl控制将第三薄膜晶体管M3关断，则第一参考电压源VDD的逻辑高电平就会通过同时导通的第四薄膜晶体管M4、第五薄膜晶体管M5写入到第二节点N2，也即写入储存到第三电容C3的连接于第二节点N2的第二端处。从而以这种方式，使得第二节点N2处的电位可以被激励信号STE的电位或者是被第一参考电压源VDD的电位刷新，以此利用第二控制模块102来确定与第二输出管M9的控制端相连的第二节点N2处产生的第二逻辑信号S2的低电平或高电平逻辑状态，藉此利用第二逻辑信号S2控制第二输出管M9在导通和关断间切换。
[0025]参见图1，无论是第一控制模块101还是第二控制模块102，都需要借助产生于第三节点N3处的一个动态调节信号DYN来参与对它们的驱动控制，主要体现在，动态调节信号DYN用于驱动第一控制模块101中的第一薄膜晶体管M1，动态调节信号DYN还用于驱动第二控制模块102中的第五薄膜晶体管M5。至于如何形成动态调节信号DYN，则主要由图示的第一电容Cl产生，因为第一电容Cl的第一端连接于该第三节点N3，那么我们只要调整第一电容Cl连接于第三节点N3的第一端储存的电荷量或者是存储的电压数据，就可以因为该第三节点处N3发生改变的电位而产生一个动态调节信号DYN。确定动态调节信号DYN的逻辑状态是由一个调节单元103来完成的，其工作机制/机理主要体现在，调节单元103由第一时序信号CKEl和第二逻辑信号S2驱动，第一时序信号CKEl用于驱动调节单元103中的第七薄膜晶体管M7，第二逻辑信号S2用于驱动实质是一个复合双管结构(Dual-gate-TFT)的第六薄膜晶体管M6，第六薄膜晶体管M6具有第一子薄膜晶体管M6a和第二子薄膜晶体管M6b (Sub-TFT)，它们可以看作是一个TFT薄膜薄膜晶体管。如果第一时序信号CKEl控制第七薄膜晶体管M7导通但是第二逻辑信号&控制第一、第二子薄膜晶体管M6a、M6b关闭，则第二参考电压源VEE的逻辑低电平通过导通的第七薄膜晶体管写入到第三节点N3，也即写入存储到第一电容Cl的连接于第三节点N3的第一端处。相反，如果第二逻辑信号&控制第一子薄膜晶体管、第二子薄膜晶体管M6a、M6b导通但是第一时序信号CKEl控制第七薄膜晶体管M7关断，则该第一时序信号CKEl的此时的电压水准(可能是逻辑高电平也有可能是逻辑低电平)就会通过导通的第一子薄膜晶体管、第二子薄膜晶体管M6a、M6b写入到第三节点N3，也即写入存储到第一电容Cl的第一端处。从而我们以这种方式，使得该第三节点N3处的电位可以被第一时序信号CKEl的电位或者是被第二参考电压源VEE的电位刷新，并最终利用调节单元103来确定第三节点N3产生的一个动态调节信号DYN的低电平或高电平逻辑状态，藉此利用动态调节信号DYN来控制第一薄膜晶体管Ml和第五薄膜晶体管M5在导通和关断间切换。
[0026]参见图1，在发光信号驱动电路的整个拓扑结构中，第一控制模块101包括第一薄膜晶体管Ml和第二薄膜晶体管M2，第一电容Cl连接于第三节点N3的一个第一端同时还连接到第一薄膜晶体管Ml的控制端，从而可以通过第三节点N3处产生的动态调节信号DYN驱动该第一薄膜晶体管Ml关断或导通，以及第一电容Cl的相对另一个第二端则在节点N4处连接到第一薄膜晶体管Ml的第二端。在第一薄膜晶体管Ml的第一端输入第二时钟信号CKE2，而第一薄膜晶体管Ml的第二端则与第二薄膜晶体管M2的第一端互连于第一节点NI处，很容易获悉，只要第一薄膜晶体管Ml被动态调节信号DYN控制至处于接通的状态，第二时钟信号CKE2就直接钳制第一节点NI处的电位，也即第二时钟信号CKE2是逻辑高电平则第一节点NI就是高电平，反之，如果第二时钟信号CKE2是逻辑低电平则第一节点NI就是低电平，节点NI和节点N4在任何时间点永远都保持完全等电位这一方案是本发明与现有技术最大的区别特征之一。此外，第二薄膜晶体管M2的第二端连接到第一参考电压源VDD,以及该第二薄膜晶体管M2的控制端连接到第二节点N2处，从而通过第二节点N2处产生的第二逻辑信号S2驱动第二薄膜晶体管M2关断或导通。另外，一个第二电容C2与第二薄膜晶体管M2并联，第二电容C2的第一端与第二薄膜晶体管M2的第二端互连于节点N5，第二电容C2的第二端与第二薄膜晶体管M2的第一端互连于第一节点NI。第二电容C2起到保持电压的作用，例如针对第一薄膜晶体管Ml的瞬态开关情况而言，假使在任意前后相邻的两个时刻/时段T1、T2，当动态调节信号DYN准备在后一个时刻/时段Τ2关断原本接通的第一薄膜晶体管Ml而第二薄膜晶体管M2又还未导通，第一节点