l关断，第四薄膜晶体管M4被第二时钟信号CKE2关断。低电平的第二逻辑信号&驱动第六薄膜晶体管M6(第一、第二子薄膜晶体管M6a、M6b)接通，所以第一时钟信号CKEl带有的高电平电位通过导通的第六薄膜晶体管M6写入到第一电容Cl连接到第三节点N3的第一端，第三节点N3处产生的动态调节信号DYN的电位接近第一参考电压源VDD，为逻辑高电平，从而动态调节信号DYN关断第五薄膜晶体管M5和第一薄膜晶体管Ml。以及低电平的第二逻辑信号S2驱动第二薄膜晶体管M2导通，所以第一参考电压源VDD通过导通的第二薄膜晶体管M2写入到第二电容C2连接于第一节点NI处的第二端处，导致在第一节点NI处产生的第一逻辑信号S1S逻辑高电平。换言之，对输出级而言，第一节点NI处产生的第一逻辑信号S1S高电平关断第一输出管M8，第二节点N2处产生的第二逻辑信号&为低电平接通第二输出管M9，在节点N6处输入的第二参考电压源VEE通过第二输出管M9在输出节点N7输出，输出信号Em按照期望的方式为第二参考电压源VEE。
[0034]参见图2和图3B，在第二阶段/步骤STEP2中，第一时钟信号CKEl为低电平而第二时钟信号CKE2和激励信号STE为高电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKEl接通，第四薄膜晶体管M4被第二时钟信号CKE2关断。注意此时第三薄膜晶体管M3接通导致高电平的激励信号STE带有的高电位写入到第三电容C3连接于第二节点N2的第二端，使得第二节点N2处的电位充电到接近第一参考电压源VDD，所以在第二节点N2处产生的第二逻辑信号&为逻辑高电平。高电平的第二逻辑信号32驱动第二薄膜晶体管M2被关断。此外高电平的第二逻辑信号S2驱动第六薄膜晶体管M6(第一、第二子薄膜晶体管M6a、M6b)关断。第二参考电压源VEE带有的低电平电位通过导通的第七薄膜晶体管M7写入到第一电容Cl连接到第三节点N3的第一端，第三节点N3处产生的动态调节信号DYN的充电电位接近第二参考电压源VEE，为逻辑低电平，从而动态调节信号DYN接通第五薄膜晶体管M5和第一薄膜晶体管Ml。由于第一薄膜晶体管Ml导通，第二时钟信号CKE2带有的电位通过第一薄膜晶体管Ml写入到第一节点NI，第一节点NI的电位充电到接近等于第一参考电压源VDD，所以在第一节点NI处产生的第一逻辑信号S1为逻辑高电平。换言之，对输出级而言，第一节点NI处产生的第一逻辑信号S1S高电平关断第一输出管M8，第二节点N2处产生的第二逻辑信号S2为高电平关断第二输出管M9，则在输出节点N7输出的输出信号Em按照期望的方式仍然保持在STEPl状态下的第二参考电压源VEE，尤其是输出节点N7的后一级负载是电容性负载的情况下。
[0035]参见图2和图3C，在第三阶段/步骤STEP3中，第一时钟信号CKEl、第二时钟信号CKE2和激励信号STE均为高电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKEl关断，第四薄膜晶体管M4被第二时钟信号CKE2关断。此时第三电容C3连接于第二节点N2处的第二端的电位保持了 STEP2状态下的第一参考电压源VDD水准，所以在第二节点N2处产生的第二逻辑信号&为逻辑高电平。高电平的第二逻辑信号32驱动第二薄膜晶体管M2关断，此外高电平的第二逻辑信号&还驱动第六薄膜晶体管M6 (第一、第二子薄膜晶体管M6a、M6b)关断。并且第一电容Cl连接到第三节点N3的第一端的电位保持了 STEP2状态下的第二参考电压源VEE水准，使得第三节点N3处产生的动态调节信号DYN的充电电位接近第二参考电压源VEE而处于逻辑低电平，所以动态调节信号DYN接通第五薄膜晶体管M5和第一薄膜晶体管Ml。从而由于第一薄膜晶体管Ml导通，所以第二时钟信号CKE2带有的电位通过第一薄膜晶体管Ml写入到第二电容C2连接于第一节点NI处的第二端，使得第一节点NI的电位仍然接近等于第一参考电压源VDD，所以在第一节点NI处产生的第一逻辑信号S1S逻辑高电平。换言之，对输出级而言，第一节点NI处产生的第一逻辑信号S1为高电平关断第一输出管M8，第二节点N2处产生的第二逻辑信号S2为高电平关断第二输出管M9，则在输出节点N7输出的输出信号Em按照期望的方式仍然保持在STEP2状态下的第二参考电压源VEE。
[0036]参见图2和图3D，在第四阶段/步骤STEP4中，第一时钟信号CKEl和激励信号STE均为高电平，第二时钟信号CKE2为低电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKEl关断，第四薄膜晶体管M4被第二时钟信号CKE2接通。值得一提的是，第二时钟信号CKE2从STEP3到STEP4经历了从高电平到低电平的翻转，且第一薄膜晶体管Ml的第一端输入第二时钟信号CKE2，则第一薄膜晶体管Ml的第二端(也即第一电容Cl连接于节点N4处的第二端)的电位也随着第二时钟信号CKE2瞬时跳变，同时由于该第一电容Cl的耦合效应的作用，使得第一电容Cl连接到第三节点N3的第一端的电位相对于STEP3阶段也被略微拉低，大约保持了比STEP3状态下的第二参考电压源VEE略低的电压水准。虽然此阶段使得第三节点N3处产生的动态调节信号DYN的实际电位轻微低于第二参考电压源VEE，但是仍然处于逻辑低电平，所以动态调节信号DYN将会接通第五薄膜晶体管M5和第一薄膜晶体管Ml。此时因为第五薄膜晶体管M5和第四薄膜晶体管M4均导通，所以第一参考电压源VDD经由第五薄膜晶体管M5和第四薄膜晶体管M4写入到第三电容C3连接于第二节点N2处的第二端，使得第二节点N2的电位仍然接近等于第一参考电压源VDD，所以在第二节点N2处产生的第二逻辑信号&为逻辑高电平。高电平的第二逻辑信号S2驱动第二薄膜晶体管M2关断，此外高电平的第二逻辑信号32还驱动第六薄膜晶体管M6(第一、第二子薄膜晶体管M6a、M6b)关断。再者，因为第一薄膜晶体管Ml导通，所以低电平的第二时钟信号CKE2的电位通过第一薄膜晶体管Ml写入第一节点NI，使得第二电容C2连接于第一节点NI的第二端的电位接近第二参考电压源VEE，也即第一节点NI处产生的第一逻辑信号S1为低电平。换言之，对输出级而言，第一节点NI处产生的第一逻辑信号S1为低电平接通第一输出管M8，第二节点N2处产生的第二逻辑信号S2为高电平关断第二输出管M9，节点N5处输入的第一参考电压源VDD通过第一输出管M8在输出节点N7输出，输出信号Em按照期望的方式输出第一参考电压源VDD。
[0037]参见图2和图3E，在第五阶段/步骤STEP5中，第一时钟信号CKEl、第二时钟信号CKE2和激励信号STE均为高电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKEl关断，第四薄膜晶体管M4被第二时钟信号CKE2关断。此时第三电容C3连接于第二节点N2处的第二端的电位保持了 STEP4状态下的第一参考电压源VDD水准，所以在第二节点N2处产生的第二逻辑信号&为逻辑高电平。高电平的第二逻辑信号S2驱动第二薄膜晶体管M2关断，此外高电平的第二逻辑信号&还驱动第六薄膜晶体管M6 (第一、第二子薄膜晶体管M6a、M6b)关断。第二时钟信号CKE2从STEP4到STEP5经历了从低电平到高电平的翻转，且第一薄膜晶体管Ml的第一端输入第二时钟信号CKE2，则第一薄膜晶体管Ml的第二端(也即第一电容Cl连接于节点N4处的第二端)的电位也随着第二时钟信号CKE2瞬时跳变，由于该第一电容Cl的耦合效应的作用，使得第一电容Cl连接到第三节点N3的第一端的电位相对于STEP4阶段也被略微推高，大约保持了比第二参考电压源VEE略高的电压水准。虽然此阶段使得第三节点N3处产生的动态调节信号DYN的实际电位轻微高于第二参考电压源VEE，但是仍然处于逻辑低电平，所以动态调节信号DYN将会接通第五薄膜晶体管M5和第一薄膜晶体管Ml。从而由于第一薄膜晶体管Ml导通，所以第二时钟信号CKE2带有的电位通过第一薄膜晶体管Ml写入到第二电容C2连接于第一节点NI处的第二端，使得第一节点NI的电位仍然接近等于第一参考电压源VDD，所以在第一节点NI处产生的第一逻辑信号S1S逻辑高电平。换言之，对输出级而言，第一节点NI处产生的第一逻辑信号S1为高电平关断第一输出管M8，第二节点N2处产生的第二逻辑信号S2S高电平关断第二输出管M9，则在输出节点N7输出的输出信号Em按照期望的方式仍然保持在STEP4状态下的第二参考电压源VDD。
[0038]参见图2和图3F，在第六阶段/步骤STEP6中，第一时钟信号CKEl为低电平而第二时钟信号CKE2和激励信号STE为高电平。此时，第三薄膜晶体管M3和第七薄膜晶体管M7被第一时钟信号CKEl接通，第四薄膜晶体管M4被第二时钟信号CKE2关断。注意此时第三薄膜晶体管M3接通导致高电平的激励信号STE带有的高电位写入到第三电容C3连接于第二节点N2的第二端，使得第二节点N2处的电位充电到接近第一参考电压源VDD，所以在第二节点N2处产生的第二逻辑信号&为逻辑高电平。高电平的第二逻辑信号32驱动第二薄膜晶体管M2被关断。此外高电平的第二逻辑信号S2驱动第六薄膜晶体管M6(第一、第二子薄膜晶体管M6a、M6b)关断。第二参考电压源VEE带有的低电平电位通过导通的第七薄膜晶体管M7写入到第一电容Cl连接到第三节点N3的第一端，第三节点N3处产生的动态调节信号D