>[0111]Α(4)第4级移位寄存器内部节点
[0112]Α(5)第5级移位寄存器内部节点
[0113]Α(6)第6级移位寄存器内部节点
【具体实施方式】
[0114]下面结合附图对本发明的结构原理和工作原理作具体的描述:
[0115]请参照图1，图1为根据本
【发明内容】
一现有技术的显示装置100。如图1所示，本发明现有技术显示装置100主要包括驱动电路110以及显示面板120。更详细的来说，驱动电路110包含起始电路112以及多个移位寄存器114，由起始电路112接收起始信号STP(Startpulses)，移位寄存器114依序致能产生驱动信号G(N)输出至显示面板120。
[0116]如图1所示，此驱动电路110为I传5的驱动电路，换言之，第N级移位寄存器114输出控制信号Q(N+4)传送至第(N+4)级移位寄存器114，而第(N+4)级移位寄存器114致能产出第(N+4)级栅极信号G(N+4)。具体而言，起始电路112用以分别产生第I级控制信号Q(I)至第4级控制信号Q(4)，而第I级移位寄存器114至第4级移位寄存器114各自依序接收第I级控制信号Q(I)至第4级控制信号Q(4)致能。驱动电路110的第I级移位寄存器114至第4级移位寄存器114也依序产生第5级移位寄存器114的控制信号Q(5)至第8级移位寄存器114的控制信号Q(8)。此外，第I级移位寄存器114至第8级移位寄存器114依序接收第一时脉控制信号HCl至第八时脉控制信号HC8，第I级移位寄存器至第8级移位寄存器分别根据依序的第一时脉控制信号HCl至第八时脉控制信号HC8以及第I级控制信号Q(I)至第8级控制信号Q(S)致能产生第I级栅极信号G(I)至第8级栅极信号G(S)至显示面板120，而驱动显示面板120中的各像素单元以显示画面。
[0117]起始电路112包含第一晶体管Tl至第四晶体管T4。如图1所示，晶体管Tl?T4各自形成二极管连接，即晶体管Tl?T4各自的栅极分别耦接各自的漏极，而一起接收起始信号STP(Start pulses)，由起始信号STP(Start pulses)同时致能起始电路112产生第I级控制信号Q(I)至第4级控制信号Q(4)，分别输入至第I级移位寄存器114至第4级移位寄存器114，分别接收第一时脉控制信号HCl至第四时脉控制信号HC4输出第I级栅极信号G(I)至第4级栅极信号G(4)至显示面板120。
[0118]换言之，起始电路112的晶体管Tl?T4接收相同的起始信号STP(Startpulses),同时致能产生第I级控制信号Q(I)至第4级控制信号Q(4)，但第I级移位寄存器114至第4级移位寄存器114分别接收不同致能时序的第一时脉控制信号HCl至第四时脉控制信号HC4，借此依序输出不同时序的第I级栅极信号G(I)至第4级栅极信号G(4)，如图2A至图2B所示，分别为起始信号STP与脉控制信号两种实施时序图。
[0119]图2A是第一种情况时，起始信号STP与第一时脉控制信号HCl至第四时脉控制信号HC4致能时序并未重叠，第一时脉控制信号HCl至第四时脉控制信号HC4的脉冲依序开启且宽度相同，换言之，当起始信号STP同时致能晶体管TI?T4，即具有相同的充电时间TCharged，但第一时脉控制信号HCl至第四时脉控制信号HC4分别具有不同电位保持时间THold，使得第I级移位寄存器114至第4级移位寄存器114在保持时间内漏电程度不同，因此输出的第I级控制信号Q(I)至第4级控制信号Q(4)电压位准差异甚大，而驱动面内像素时发生亮度不均匀的情况。
[0120]图2B是第二种情况时，起始信号STP与第一时脉控制信号HCl至第四时脉控制信号HC4致能时序部分重叠，第一时脉控制信号HCl至第四时脉控制信号HC4的脉冲依序开启且宽度相同。更具体而言，起始信号STP的脉冲致能时间内，第一时脉控制信号HCl至第四时脉控制信号HC4分别依序开启，且起始信号STP下降边缘与第四时脉控制信号HC4的上升边缘为同步切换。此驱动方式中的晶体管Tl?T4分别具有不同的充电时间TCharge，同样会造成第I级控制信号Q(I)至第4级控制信号Q(4)电压位准差异，使得显示画面亮度不均匀。
[0121]综合上述两种情况发生其中任一种，由于第I级控制信号Q(I)至第4级控制信号Q
(4)充电时的电性差异，最终都会使得输出电压位准产生差异，而本电路结构为I传5的驱动电路，因第I级控制信号Q(I)至第4级控制信号Q(4)的差异，连带影响着下传电路的电压位准差异，降低显示画面品质。
[0122]图3是根据本发明揭露一实施例绘示的一种驱动电路300的示意图。驱动电路300可应用于显示装置中，提供栅极信号至面板内像素阵列(图未示)。在本实施例中，驱动电路300是以I传5的驱动电路架构作为示意图阐明本发明概念，但本发明实施方式不以此为限。请参考图3，驱动电路300包括控制模块310以及移位寄存器模块320。控制模块310由起始信号STP致能，并依序接收第一操作信号(ΟΡ1、ΟΡ2、ΟΡ3及0P4)以及第二操作信号(OP5、OP6、OP7及OP8)，产生第I级控制信号Q(I)至第4级控制信号Q(4)。而移位寄存器模块320具有四个移位寄存器单元(321、322、323及324)，如图所示，第I级移位寄存器单元321至第4级移位寄存器单元324分别接收控制模块310输出的第I级控制信号Q(I)至第4级控制信号Q(4)，以及根据不同致能时序的第一时脉控制信号HCl至第四时脉控制信号HC4，借此依序输出第I级栅极信号G(I)至第4级栅极信号G(4)至相对应的像素阵列，以及第5级控制信号Q(5)至第8级控制信号Q(8)至移位寄存器模块330。
[0123]同样地，移位寄存器模块330具有四个移位寄存器单元(331、332、333及334)，第5级移位寄存器单元331至第8级移位寄存器单元334分别接收第5级控制信号Q(5)至第8级控制信号Q(8)以及第五时脉控制信号HC5至第八时脉控制信号HC8，依序产生第5级栅极信号G
(5)至第8级栅极信号G(S)至相对应的像素阵列，以及第9级控制信号Q(9)至第12级控制信号Q(12)至移位寄存器模块340。移位寄存器模块340包含移位寄存器单元(341、342、343及344)，操作方式亦如上述实施方式，分别输出第13级控制信号Q( 13)至第16级控制信号Q
(16)至移位寄存器模块350中的移位寄存器单元351、352、353及354。
[0124]本实施例中，驱动电路300是米用八相位(8-phase)的驱动方式。具体而目，移位寄存器模块320是接收第一时脉控制信号HCl至第四时脉控制信号HC4输出第I级栅极信号G
(I)至第4级栅极信号G(4)。移位寄存器模块330和移位寄存器模块350是接收第五时脉控制信号HC5至第八时脉控制信号HC8输出第5级栅极信号G(5)至第8级栅极信号G(8)。同样地，移位寄存器模块340是接收第一时脉控制信号HCl至第四时脉控制信号HC4输出第9级栅极信号G(9)至第12级栅极信号G(12)。移位寄存器模块350是接收第五时脉控制信号HC5至第八时脉控制信号HC8输出第13级栅极信号G(13)至第16级栅极信号G(16)。
[0125]请参照图4为根据本发明一实施例绘示的一种控制模块400的示意图。控制模块400包含致能单元410、下拉单元420以及上拉单元430。致能单元410具有四个致能单位411、412、413及414。每一致能单位411?414分别具有第一晶体管Tl?T4接收起始信号STP，以及第二晶体管T5?T8接收第一操作信号OPl?0P4，每一致能单位分别输出致能信号ENl?EN4提供至上拉单元430，每一致能信号ENl?EN4分别对应到第I级控制信号Q(I)至第4级控制信号Q(4) ο
[0126]致能单位411?414的第一晶体管Tl?T4以及第二晶体管T5?T8的每一个包含控制端、第一端和第三端。举例来说，致能单位411具有第一晶体管Tl以及第二晶体管T5，第一晶体管Tl的控制端电性耦接于第一晶体管Tl的第一端，并接收起始信号STP，而第一晶体管Tl的第二端电性耦接至第二晶体管T5的控制端以及下拉单元420。第二晶体管T5的第一端接收第一操作信号OPl，第二晶体管T5的第二端电性耦接至上拉单元430。换言之，第二晶体管T5根据源自第一晶体管Tl的起始信号STP以及第一操作信号OPl输出致能信号ENl?EN4至上拉单元430。同理所至，致能单位411?414的第一晶体管Tl?T4以及第二晶体管T5?T8分别根据上述实施方式电性耦接，借此分别接收第一操作信号0P1、0P2、0P3或0P4。
[0127]下拉单元420具有下拉单位421、422、423以及424，每一下拉单位421?424分别具有第三晶体管T9?T12，第三晶体管T9?T12的每一个包含控制端、第一端和第三端。第三晶体管T9?T12的控制端接收第二操作信号0P5、0P6、0P7或0P8，第三晶体管T9?T12的第一端电性耦