专利名称：薄膜晶体管及显示器件的制作方法
技术领域：
涉及薄膜晶体管或使用该薄膜晶体管工作的显示器件。
背景技术：
作为场效应晶体管的一种，已知将沟道形成区域形成于形成在具 有绝缘表面的衬底上的半导体层中的薄膜晶体管。已公开将非晶硅、 微晶硅及多晶硅作为用于薄膜晶体管的半导体层使用的技术(参照专
利文献1至5)。薄膜晶体管的典型的应用例为液晶电视装置，并且 作为构成显示面板的各像素的开关晶体管实现实用化。 专利文献1日本专利申请公开2001-053283号公报 专利文献2日本专利申请公开H5-129608号公报 专利文献3日本专利申请公开2005-049832号公才艮 专利文献4日本专利申请公开H7-131030号公报 专利文献5日本专利申请公开2005-191546号公报 沟道形成在非晶硅层中的薄膜晶体管只能得到0.4至 0.8cm2/V.sec左右的场效应迁移率，而且其导通电流低。另一方面， 沟道形成在微晶硅层中的薄膜晶体管具有比使用非晶硅的薄膜晶体 管高的场效应迁移率，但是截止电流高而不能得到充分的开关特性。
多晶硅层成为沟道形成区域的薄膜晶体管具有如下特性与上述 两种薄膜晶体管相比，场效应迁移率格外高，而能够得到高导通电流。 由于所述特性，这种薄膜晶体管不仅可构成设置在像素中的开关用薄 膜晶体管，而且还可构成被要求高速工作的驱动器电路。
但是，与使用非晶硅层形成薄膜晶体管的情况相比，多晶硅层成 为沟道形成区域的薄膜晶体管需要使半导体层晶化的步骤，而增高制 造成本。例如，制造多晶硅层所需的激光退火技术有因激光束的照射面积小而不能高效地生产大屏液晶面板的问题。
用来制造显示面板的玻璃村底一年一年地大型化，如第3代 (550mmx650mm)、第3.5代(600mmx720mm或620mmx750mm)、第 4代(680mmx880mm或730mmx920mm)、第5代(1100mmxl300mm)、 第6代(1500mmxl850mm)、第7代(1870mmx2200mm)、第8代 (2200mmx2400mm)，以后预计大面积化到第9代(2400mmx2800mm 或2450mmx3050mm)、第10代(2950mmx3400mm)。玻璃衬底的大 型化基于成本最低化的思想。
但是，能够在大面积母体玻璃衬底如第10代(2950mmx3400mm) 上高生产性地制造实现高速工作的薄膜晶体管的技术还没确立，这是 产业界的问题。
发明内容
鉴于上述问题，目的之一是解决涉及薄膜晶体管的导通电流及截 止电流的上述问题。另一目的是提供一种实现高速工作的薄膜晶体 管。
本发明之一的薄膜晶体管包括添加有赋予一导电型的杂质元素 的一对杂质半导体层，该一对杂质半导体层被设置为其至少一部分隔 着栅极绝缘层重叠于栅电极，并且形成源区及漏区； 一对导电层，该 一对导电层至少部分地在栅极绝缘层上重叠于栅电极及添加有赋予 一导电型的杂质元素的一对杂质半导体层，并被配置在沟道长度方向 上；以及接触栅极绝缘层和一对导电层并且延伸在该一对导电层之间 的非晶半导体层。
本发明之一的薄膜晶体管包括覆盖栅电极的栅极绝缘层；被设 置在栅极绝缘层上的非晶半导体层；添加有赋予一导电型的杂质元素 的一对杂质半导体层，该一对杂质半导体层被设置在非晶半导体层 上，并且形成源区及漏区；以及一对导电层，该一对导电层被设置在 栅极绝缘层和非晶半导体层之间，其至少一部分重叠于添加有赋予一 导电型的杂质元素的一对杂质半导体层，并且在源区和漏区之间相离。
本发明之一的薄膜晶体管包括隔着栅极绝缘层重叠于栅电极的 一对导电层；覆盖一对导电层的非晶半导体层；以及添加有赋予一导 电型的杂质元素的一对杂质半导体层，该一对杂质半导体层被设置在 非晶半导体层上，并且形成源区及漏区，其中非晶半导体层延伸在一 对导电层之间。
薄膜晶体管由施加到栅电极的电压控制流过源区及漏区之间的 载流子(电子或空穴)，该流过源区及漏区之间的载流子流过重叠于 栅电极的导电层、从该导电层上延伸在沟道长度方向上的非晶半导体 层。
注意，导电层不延伸在薄膜晶体管的沟道长度方向上的整个区域 中，而相离地设置。就是说，在所述薄膜晶体管的源区及漏区之间的 沟道长度方向上的一定距离间，流过沟道间的载流子流过非晶半导体 层。
非晶半导体层的导电率比微晶半导体层低。微晶半导体层的施体 浓度为5xl0"atoms/cm3以上至2xl()2。atoms/cm3以下。 一对导电层至 少延伸在薄膜晶体管的沟道长度方向上，并且具有所述导电率而起到 产生高导通电流的作用。另一方面，延伸在沟道形成区域中且形成偏 移区的非晶半导体层起到降低截止电流的作用。
杂质半导体指的是有关导电的载流子大多是从添加了的杂质供 给的半导体。杂质是可成为施体或受体的元素，该可成为施体的元素 供给电子作为栽流子，而该可成为受体的元素供给空穴作为载流子， 典型地说，施体相当于元素周期表第15族元素，受体相当于元素周 期表第13族元素。
微晶半导体指的是如下半导体例如，晶粒径为2nm以上200nm 以下，10nm以上80nm以下，或者20nm以上50nm以下，并且大约 10-7S/cm至l(T4S/cm的导电率因价电子控制而上升到1(^S/cm左右的 半导体。注意，微晶半导体的概念不局限于所述晶粒径和导电率的数 值，而也可以替换成其他半导体材料，只要具有相等的物性数值。非
8晶半导体指的是没有结晶结构(原子排列不是长程有序)的半导体。 另外，非晶硅还包括包含氢的非晶硅。
导通电流指的是在将适当的栅极电压施加到栅电极以使电流流 过沟道形成区域时(即，薄膜晶体管处于导通状态时)流过沟道形成 区域的电流。截止电流指的是在栅极电压低于薄膜晶体管的阈值电压 时(即，薄膜晶体管处于截止状态时)流过源极和漏极之间的电流。
导电层不延伸在薄膜晶体管的沟道长度方向上的整个区域中，而 相离地设置，即在源区及漏区之间的沟道长度方向上的 一定距离间， 流过沟道间的载流子流过非晶半导体层，从而可以在得到高导通电流 的同时降低截止电流。
上述薄膜晶体管通过提高微晶半导体层的施体浓度而可以提高 场效应迁移率，并且可以实现高速工作。
图1A至图ic是说明根据本实施方式的薄膜晶体管的截面图； 图2是说明根据本实施方式的薄膜晶体管的截面图3A和图3B是说明根据本实施方式的薄膜晶体管的截面图4是说明根据本实施方式的薄膜晶体管的截面图5是说明根据本实施方式的薄膜晶体管的制造步骤的截面图6A和图6B是说明根据本实施方式的薄膜晶体管的截面图及 俯视图7A至图7E是说明根据本实施方式的薄膜晶体管的制造步骤 的截面图8A至图8C是说明根据本实施方式的薄膜晶体管的制造步骤
的截面图9A至图9D是说明可应用于本实施方式的多灰度级掩模的图； 图10是说明根据本实施方式的薄膜晶体管的制造步骤的俯视
图IIA至图11E是说明根据本实施方式的薄膜晶体管的制造步骤的截面图12是说明根据本实施方式的薄膜晶体管的制造步骤的俯视
图13是说明根据本实施方式的元件衬底的平面图14A和图14B是说明根据本实施方式的元件衬底的端子部及
像素部的截面图15A至图15C是说明根据本实施方式的显示面板的立体图； 图16A至闺16D是说明使用根据本实施方式的显示器件的电子
装置的立体图17是说明使用根据本实施方式的显示器件的电子装置的图； 图18A至图18C是说明使用根据本实施方式的显示器件的电子 装置的立体图19是说明实施例l所示的器件模拟的结构的图20是说明通过器件模拟而得到的电流电压特性的图21是说明通过器件模拟而得到的电流电压特性的图22是说明通过器件模拟而得到的导通电流的图23是说明通过器件模拟而得到的导通电流的图24是说明通过器件模拟而得到的截止电流的图25是说明通过器件模拟而得到的截止电流的图26是说明通过器件模拟而得到的场效应迁移率的图27是说明通过器件模拟而得到的场效应迁移率的图28A至图28C是说明根据本实施方式的薄膜晶体管的截面图29是说明根据本实施方式的薄膜晶体管的截面图。
具体实施例方式
下面，参照
下述实施方式。但是，所公开的发明不局限
于以下说明，所属技术领域的技术人员可以很容易地理解一个事实就 是其方式和详细内容可以不脱离所公开的发明的宗旨及其范围地变
换为各种各样的形式。因此，所公开的发明不应该被解释为仅限定在以下实施方式所记载的内容中。在以下公开的发明的结构中，在互不 相同的附图中也使用同一附图标记表示同一部分。
另外，在下面的实施方式中，示出栅电极05为栅极布线的一部 分的方式。因此，有时将栅电极05表示为栅极布线05。与此同样， 有时将布线63表示为源极布线63或源电极63。
实施方式1
这里，参照图1A至1C说明一种薄膜晶体管的结构，其截止电 流比沟道形成区域具有微晶半导体层的薄膜晶体管低，并且其工作速 度及导通电流比沟道形成区域具有非晶半导体层的薄膜晶体管高。
在图1A所示的薄膜晶体管中，在村底01上形成有栅电极05， 在栅电极05上形成有栅极绝缘层09a及09b，在栅极绝缘层09b上形 成有相离的导电层51a及51b,并且在导电层51a及51b上形成有相 离的緩沖层53a及53b。该緩冲层53a及53b大致重叠于导电层51a 及51b。另外，形成有覆盖导电层51a及51b、緩冲层53a及53b的 侧面及上面的非晶半导体层55。在非晶半导体层55上形成有形成源 区及漏区的添加有赋予一导电型的杂质元素的一对杂质半导体层59 及61，并且在添加有赋予一导电型的杂质元素的一对杂质半导体层 59及61上形成有布线63及65。
导电层51a及51b由导电率为0.9至2Scm"的导电层形成。作为 导电层51a及51b，可以举出满足上述导电率的金属层、金属氮化物 层、金属碳化物层、金属硼化物层、金属硅化物层、添加有成为施体 的杂质元素的半导体层等。
作为金属层，典型地说，可以适当地使用铝、铜、钬、钕、钪、 钼、钽、鴒、钴、镍、银、金、賴、锡、铱等的金属层或由这些多种 金属构成的金属合金层。另外，金属层可以由所述金属层或金属合金 层的单层或叠层形成。
作为金属氮化物层，可以使用氮化钛层、氮化锆层、氫化铪层、 氮化钽层、氮化钒层、氮化铌层、氮化铬层、氮化镧层、氮化钇层等。另外，金属氮化物层可以由所述金属氮化物层的单层或叠层形成。
作为金属碳化物层，可以使用碳化钛层、碳化铪层、碳化铌层、 碳化钽层、碳化钒层、碳化锆层、碳化铬层、碳化钴层、碳化钼层、 碳化鵠层等。另外，金属碳化物层可以由所述金属碳化物层的单层或 叠层形成。
作为金属硼化物层，可以使用硼化钛层。
作为金属硅化物层，可以使用硅化铂层、硅化钛层、硅化钼层、 硅化镍层、硅化铬层、硅化钴层、硅化钒层、硅化鵠层、硅化锆层、 硅化铪层、硅化铌层、硅化钽层等。另外，金属硅化物层可以由所述 金属硅化物层的单层或叠层形成。
再者，导电层51a及51b可以为使用多个金属层、金属氮化物层、 金属碳化物层、金属硼化物层、金属硅化物层的叠层结构。
在形成金属层、金属氮化物层、金属碳化物层、金属硼化物层、 金属硅化物层作为导电层51a及51b的情况下，也可以釆用如下叠层 结构，以与非晶半导体层55实现欧姆接触在金属层、金属氮化物 层、金属碳化物层、金属硼化物层、金属硅化物层等之任一上形成有 添加有成为施体的杂质元素或成为受体的杂质元素的半导体层72a及 72b(参照图28A)。另外，添加有成为施体的杂质元素或成为受体 的杂质元素的半导体层72c及72d也可以覆盖金属层、金属氮化物层、 金属碳化物层、金属硼化物层、金属硅化物层等之任一上面及侧面(参 照图28B)。还可以采用如下叠层结构在栅极绝缘层09b上形成添 加有成为施体的杂质元素或成为受体的杂质元素的半导体层72e及 72f,在其上形成金属层、金属氮化物层、金属碳化物层、金属硼化物 层、金属硅化物层等之任一 (参照图28C)。通过采用这种结构，可 以将金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅 化物层等中的任何一种和非晶半导体层的界面上的肖特基结转换成 欧姆接触，而可以提高薄膜晶体管的特性。
杂质半导体层添加有供给电子作为栽流子的元素，即施体。作为
成为施体的杂质元素，典型地说，可以举出元素周期表第15族元素，
12即磷、砷、锑等。添加有成为施体的杂质元素的半导体层由非晶硅层、 非晶硅锗层、非晶锗层、微晶硅层、微晶硅锗层、微晶锗层、多晶硅 层、多晶硅锗层、多晶锗层等形成。另外，在半导体层是非晶锗层及 微晶锗层的情况下，电阻率低，因此无须包含成为施体的杂质元素。
当在通过二次离子质谱分析技术(SIMS)测量的情况下添加有成 为施体的杂质元素的半导体层中的成为施体的杂质元素的浓度为 5xl0"atoms/cm3以上2xl02°atoms/cm3以下时，可以降低栅极绝缘层 09b和添加有成为施体的杂质元素的半导体层的界面上的电阻，并且 可以制造实现高速工作且导通电流高的薄膜晶体管。
这里的微晶半导体是指具有非晶和结晶结构(包括单晶、多晶) 的中间结构的半导体。该半导体是具有在自由能方面稳定的第三状态 的半导体，并且是短程有序且晶格畸变的结晶半导体，其中粒径为 2讓以上200腿以下，10画以上80證以下，或者20画以上50應 以下的柱状或针状结晶在相对于衬底表面的法线方向上成长。微晶半 导体还指的是大约l(T7S/cm至10"S/cm的导电率因价电子控制而上升 到1(^S/cm左右的半导体。另外，在多个微晶半导体之间存在非单晶 半导体。对于作为微晶半导体的典型例子的微晶硅而言，其拉曼光谱 的峰值向比表示单晶硅的520cm"低波数一侧偏移。亦即，微晶硅的 拉曼光谱的峰值位于表示单晶硅的520cnT1和表示非晶硅的480cnr1 之间。另外，可以包含l原子。/。以上的氢或卤素，以终止悬空键。再 者，可以添加稀有气体元素比如氦、氩、氪、氖等，由此进一步促进 晶格畸变，而使微晶结构的稳定性增高，得到优良微晶半导体。例如 在美国专利4,409,134号中公开关于这种微晶半导体的记载。注意， 微晶半导体的概念不局限于所述晶粒径和导电率的数值，而也可以替 换成其他半导体材料，只要具有相等的物性数值。
导电层51a及51b的厚度为5nm以上50nm以下，优选为5nm 以上30nm以下。
另外，在导电层51a及51b是添加有成为施体的杂质元素的半导 体层的情况下，优选将氧浓度及氮浓度设定为低于成为施体的杂质元素的浓度的10倍，典型为低于3xl019atoms/cm3,更优选为低于 3xl018atoms/cm3，将碳浓度设定为3xl018atoms/cm3以下。通过降低 混入添加有成为施体的杂质元素的半导体层中的氧、氮以及碳的浓 度，可以在添加有成为施体的杂质元素的半导体层为微晶半导体层的 情况下抑制微晶半导体层中产生缺陷。再者，若在微晶半导体层中有 氧及氣，就不容易结晶。由此，在添加有成为施体的杂质元素的半导 体层为微晶半导体层的情况下，通过使微晶半导体层中的氧浓度、氮 浓度较低，并且添加成为施体的杂质元素，而可以提高微晶半导体层 的结晶性。
另外，在导电层51a及51b是添加有成为施体的杂质元素的半导 体层的情况下，通过对添加有成为施体的杂质元素的半导体层在成膜 的同时或在成膜之后添加成为受体的杂质元素，可以控制阈值电压。 作为成为受体的杂质元素典型有硼，可以将B2H。 BF3等的杂质气体 以lppm至1000ppm,优选以lppm至100ppm的比率混入氢化硅中。 并且，可以将硼的浓度设定为成为施体的杂质元素的十分之一左右， 例如为lxl0"atoms/cm3至6xl016atoms/cm3。
緩冲层53a及53b由非晶半导体层形成。或者，使用添加氟、氯 等卣素的非晶半导体层。将緩冲层53a及53b的厚度设定为30nm至 200nm，优选为50nm至150nm。作为非晶半导体层，可以举出非晶 硅层或包含锗的非晶硅层等。
通过使緩冲层53a及53b的侧面倾斜为30至60。，可以在导电 层51a及51b是微晶半导体层的情况下以该微晶半导体层为结晶成长 核来提高接触微晶半导体层的非晶半导体层55的界面的结晶性，从 而可以实现薄膜晶体管的高速工作，并且可以提高导通电流。
在导电层51a及51b是微晶半导体层的情况下，通过形成非晶半 导体层、包含氢、氮或囟素的非晶半导体层作为緩冲层53a及53b， 可以防止添加有成为施体的杂质元素的半导体层中的晶粒的表面自 然氧化。尤其，在微晶半导体层中，在非晶半导体和微晶粒接触的区 域中容易因局部应力而产生裂缝。当该裂缝接触氧时，晶粒被氧化而在晶粒表面上形成氧化硅。然而，通过在添加有成为施体的杂质元素
的半导体层的表面上形成緩冲层53a及53b，可以防止微晶粒氧化。 由此，可以减少载流子被捕捉的缺陷或阻碍载流子行进的区域，从而 可以实现薄膜晶体管的高速工作，并且可以提高导通电流。
作为非晶半导体层55,可以举出非晶硅层或包含锗的非晶硅层 等。另外，非晶半导体层55也可以包含氟、氯等。另外，在形成添 加有成为施体的杂质元素的半导体层作为导电层51a及51b的情况 下，也可以使用添加有磷的非晶半导体层，其中磷浓度比添加有成为 施体的杂质元素的半导体层低。另外，重叠于布线的非晶半导体层55 的厚度为50nm以上且小于500nm。
非晶半导体层55覆盖导电层51a及51b、緩冲层53a及53b的 侧面。另外，在导电层51a及51b的周边部中栅极绝缘层09b和非晶 半导体层55接触。通过采用这种结构，导电层51a及51b和添加有 赋予一导电型的杂质元素的一对杂质半导体层59及61隔离，而可以 减少导电层51a及51b和添加有赋予一导电型的杂质元素的一对杂质 半导体层59及61之间产生的泄漏电流。另外，非晶半导体层55优 选重叠于緩冲层53a及53b。通过将非晶半导体层55重叠于緩冲层 53a及53b,不使添加有赋予一导电型的杂质元素的一对杂质半导体 层59及61和緩冲层53a及53b直接接触，而可以降低泄漏电流。
另外，在栅极绝缘层09b为氧化硅层或氮化硅层的情况下，并且 在将添加有成为施体的杂质元素的半导体层用于导电层51a及51b的 情况下，通过使用添加有磷的非晶半导体层作为非晶半导体层55，其 中磷浓度比添加有成为施体的杂质元素的半导体层低，可以减少阈值 电压的变动。
作为衬底01除了可以使用通过利用熔化法或浮法制造的无碱玻 璃衬底如钡硼硅酸盐玻璃、铝硼硅酸盐玻璃、铝硅酸盐玻璃等、陶瓷 衬底以外，还可以使用可耐受本实施方式的制造步骤中的处理温度的 耐热性塑料衬底等。另外，也可以使用在不锈钢合金等的金属衬底表 面上设置绝缘层的衬底。在衬底01为母体玻璃的情况下，可以采用如下尺寸的衬底第 一 代(320mmx400mm )、 第二代 (400mmx500mm )、 第三代(550mmx650mm )、 第四代 (680mmx880mm或730mmx920mm )、第五代(1000mmxl200mm 或1100mmxl250mm )、第六代(1500mmxl800mm )、第七代 (1900mmx2200mm )、第八代(2160mmx2460mm )、第九代 (2400mmx2800mm 或 2450mmx3050mm )、 第十代 (2950mmx3400mm )等。
栅电极05由金属材料形成。作为金属材料应用铝、铬、钛、钽、 钼、铜等。例如，栅电极05优选由铝或铝和阻挡金属的叠层结构体 形成。作为阻挡金属应用钛、钼、铬等的高熔点金属。优选设置阻挡 金属，以便防止铝的小丘及氧化。
栅电极05以50nm以上300nm以下的厚度形成。通过将栅电极 05的厚度i殳定为50nm以上100nm以下，可以防止后面形成的半导 体层或布线破裂。另外，通过将栅电极05的厚度设定为150nm以上 300nm以下，可以降^f氐栅电极05的电阻，而可以实现大面积化。
另外，由于在栅电极05上形成半导体层或布线，所以为了防止 破裂，优选将其端部加工为锥形。虽然未图示，但是在该步骤中还可 以同时形成连接到栅电极的布线或电容布线。
栅极绝缘层09a及09b可以分别由厚度为50nm至150nm的氧 化硅层、氮化硅层、氧氮化硅层或氮氧化硅层形成。在此示出形成氮 化硅层或氮氧化硅层作为栅极绝缘层09a并且形成氧化硅层或氧氮化 硅层作为栅极绝缘层09b而层叠的方式。另外，栅极绝缘层可以由氧 化硅层、氮化硅层、氧氮化硅层或氮氧化硅层的单层形成，而不由两 层形成。
通过使用氮化硅层或氮氧化硅层形成栅极绝缘层09a，衬底01 和栅极绝缘层09a的粘合力提高，因而，在使用玻璃衬底作为衬底Ol 时，可以防止来自衬底01的杂质扩散到导电层51a及51b、緩冲层 53a及53b、非晶半导体层55中，并且可以防止栅电极05氧化。就 是说，可以防止膜的剥离，并且可以提高后面形成的薄膜晶体管的电特性。另外，若栅极绝缘层09a及09b的厚度分别为50nm以上，则 可以緩和由栅电极05的凹凸导致的覆盖率的降低，因此是优选的。
在此，氧氮化硅层是指其组成中的氧含量高于氮含量的层，并且 在使用卢瑟福背散射光镨学法(RBS，即Rutherford Backscattering Spectrometry)及氢前方散射法(HFS ， 即Hydrogen Forward Scattering)进行测量的情况下，作为組成范围包含50原子％至70 原子％的氧、0.5原子％至15原子％的氮、25原子％至35原子％的 硅、以及0.1原子％至10原子％的氢。另外，氮氧化硅层是指其组成 中的氮含量高于氧含量的层，并且在使用RBS、 HFS进行测量的情况 下，作为组成范围包含5原子％至30原子％的氧、20原子％至55原 子％的氮、25原子％至35原子％的硅、10原子％至30原子％的氢。 但是，在将构成氧氮化硅或氮氧化硅的氮、氧、硅及氢原子的总计设 定为100原子。/。时，氮、氧、硅及氢的含有比率在上述范围内。
添加有赋予一导电型的杂质元素的一对杂质半导体层59及61， 在形成n沟道型薄膜晶体管的情况下添加典型杂质元素的磷，对氢化 硅添加PBb等的杂质气体即可。另外，在形成p沟道型薄膜晶体管的
情况下，添加典型杂质元素的硼，对氢化硅添加B2H6等的杂质气体
即可。在磷或硼的浓度为lxl0"atoms/cm3至lxl0"atoms/cm3时，可 以得到与布线63及65的欧姆接触，而用作源区及漏区。添加有赋予 一导电型的杂质元素的一对杂质半导体层59及61可以由微晶半导体 层或非晶半导体层形成。添加有赋予一导电型的杂质元素的一对杂质 半导体层59及61以10nm以上100nm以下，优选为30nm以上50nm 以下的厚度形成。通过减小添加有赋予一导电型的杂质元素的一对杂 质半导体层59及61的厚度，可以提高生产率。
添加有赋予一导电型的杂质元素的一对杂质半导体层59及61 分別重叠于导电层51a及51b的一部分。通过使距离a小于导电层51a 及51b和添加有赋予一导电型的杂质元素的一对杂质半导体层59及 61不重叠的长度(长度b、长度c),可以在降低薄膜晶体管的截止 电流的同时提高导通电流，并且实现高速工作。
17布线63及65优选由铝、铜、或铜、硅、钛、钕、钪、钼等迁移 防止元素、耐热性提高元素或小丘防止元素被添加了的铝合金的单层 或叠层形成。另外，也可以采用如下叠层结构使用钛、钽、钼、钨 或这些元素的氮化物形成与添加有赋予一导电型的杂质元素的杂质 半导体层59及61接触一侧的层，并在其上形成铝或铝合金。再者， 也可以采用使用钛、钽、钼、鴒或这些元素的氮化物夹住铝或铝合金 的上面及下面的叠层结构。在此，可以采用钛层、铝层及钛层的叠层 结构作为布线63及65。
另外，如图1B所示，可以形成接触导电层51a及51b的非晶半 导体层55，而不设置緩冲层53a及53b。不设置緩冲层53a及53b，
而可以提高生产率。
另外，在图1A所示的薄膜晶体管的结构中，非晶半导体层55 与布线63及65不接触，该布线63及65隔着添加有赋予一导电型的 杂质元素的一对杂质半导体层59及61形成在緩冲层53a及53b上， 然而如图1C所示那样，也可以采用非晶半导体层55的侧面接触布线 63及65的结构。
另外，在本实施方式所示的薄膜晶体管中，第一薄膜晶体管 TrOl、第二薄膜晶体管Tr02以及第三薄膜晶体管Tr03连接。
第一薄膜晶体管TrOl由栅电极05、栅极绝缘层09a及09b、导 电层51a、緩沖层53a、非晶半导体层55、添加有赋予一导电型的杂 质元素的杂质半导体层59以及布线63构成。第二薄膜晶体管Tr02 由栅电极05、栅极绝缘层09a及09b以及非晶半导体层55构成。第 三薄膜晶体管Tr03由栅电极05、栅极绝缘层09a及09b、导电层51b、 緩冲层53b、非晶半导体层55、添加有赋予一导电型的杂质元素的杂 质半导体层61以及布线65构成。
第二薄膜晶体管Tr02为将非晶半导体层作为沟道形成区域的薄 膜晶体管。但是，在第一薄膜晶体管Tr01及第三薄膜晶体管Tr03中， 载流子流过的区域为导电层51a及51b。该区域的导电率为0.9至 2S/cm，与通常的非晶半导体层及微晶半导体层相比，其电阻率低。因此，即使在将低于第二薄膜晶体管Tr02的阔值电压的正电压施加 到栅电极05的状态下，也处于导电层51a及51b中存在着多数载流 子的状态。当将第二薄膜晶体管Tr02的阈值电压以上的正电压施加 到栅电极05时，第二薄膜晶体管Tr02导通，从而导电层51a及51b 中存在的多数载流子流过第一薄膜晶体管TrOl的布线63或第三薄膜 晶体管Tr03的布线65。
本实施方式的薄膜晶体管的沟道长度L为导电层51a和导电层 51b的距离a、添加有赋予一导电型的杂质元素的一对杂质半导体层 59的端部和导电层51a的端部的距离b以及添加有赋予一导电型的杂 质元素的一对杂质半导体层61的端部和导电层51b的距离c的总和。 相对于沟道长度L，使导电层51a和导电层51b的距离a变短，并且 使添加有赋予一导电型的杂质元素的一对杂质半导体层59的端部和 导电层51a的端部的距离b及添加有赋予一导电型的杂质元素的一对 杂质半导体层61的端部和导电层51b的距离c变长，来提高导通电 流和迁移率。
另外，在本实施方式所示的薄膜晶体管中，导电层51a及51b 使用通过利用同一光掩模的光刻步骤而形成的抗蚀剂掩模来蚀刻。因 此，不需要以亚微米级精度对准光掩模，而可以减少导电层51a和导 电层51b的距离a的不均匀。另外，可以为曝光装置的分辨限度的距 离。另外，通过使用相移掩模，可以为曝光装置的分辨限度以下的距 离。导电层51a和导电层51b的距离a是在施加正的栅极电压时发挥 功能的第二薄膜晶体管的沟道长度，因此通过采用本实施方式的结 构，可以减少不均匀，而可以提高薄膜晶体管的导通电流和迁移率。
注意，因为通过本实施方式可以使第二薄膜晶体管Tr02的沟道 长度(即距离a)变短，所以优选使栅极绝缘膜的厚度变薄，以便不 在第二薄膜晶体管Tr02中发生短沟道效应。
另一方面，在对栅电极05施加负电压时，即使导电层51a及51b 中存在着载流子，也可以抑制流过第二薄膜晶体管Tr02的截止电流。 这是因为如下缘故第二薄膜晶体管Tr02由非晶半导体层形成，因此其截止电流低。
如上所述，本实施方式所示的薄膜晶体管是其导通电流及迁移率 高，且截止电流低的薄膜晶体管。
另外，连接源区及漏区的非晶半导体层55表面(背沟道)呈凹 凸状，其距离长，因此源区及漏区之间的非晶半导体层55表面的泄 漏路径的距离变长。其结果是，可以减少流过非晶半导体层55表面 的泄漏电流。
再者，在栅电极05和添加有赋予一导电型的杂质元素的杂质半 导体层59及61之间，除了栅极绝缘层09a及09b之外，还形成有非 晶半导体层55，因此栅电极05和添加有赋予一导电型的杂质元素的 杂质半导体层59及61的间隔变大。因此，可以减少在栅电极05和 添加有赋予一导电型的杂质元素的杂质半导体层59及61之间产生的 寄生电容。尤其是，可以为减少漏极一侧的电压下降的薄膜晶体管。 由此，采用这种结构的显示器件可以提高像素的响应速度。尤其是形 成在液晶显示器件的像素中的薄膜晶体管，因为能够减少漏电压的电 压下降，可以提高液晶材料的响应速度。
实施方式2
在本实施方式中，参照图2示出导电层51a及51b、緩冲层53a 及53b的其它形状。
图2所示的薄膜晶体管是在其截面结构中緩冲层53c及53d分别 形成在相离的导电层51c及51d的内侧的薄膜晶体管，即形成有其面 积小于导电层51c及51d的緩冲层53c及53d且从緩冲层53c及53d 露出导电层51c及51d的一部分的薄膜晶体管。通过釆用这种结构， 在导电层51c及51d为微晶半导体层、金属硅化物层或金属层时，可 以以该微晶半导体层、金属硅化物层或金属层为结晶成长核来提高接 触导电层51c及51d的非晶半导体层55的结晶性，因此可以实现薄 膜晶体管的高速工作，并且可以提高导通电流。
虽然未图示，但是在图1A至1C及图2中导电层51a至51d及緩冲层53a至53d的侧壁可以为大约垂直，或者，侧面的倾斜角度可 以为80。至100。，优选为85。至95。。通过将导电层51a至51d及緩冲 层53a至53d的侧壁形成为大约垂直，可以缩小薄膜晶体管所占的面 积。因此，可以提高将该薄膜晶体管用于像素的透过型显示器件的开 o率。
注意，本实施方式可以与实施方式l纟荅配。 实施方式3
在本实施方式中，参照图3A和3B示出緩沖层的其他方式。本 实施方式的特征在于緩沖层52a及52b由绝纟彖层形成。
在图3A所示的薄膜晶体管中，在衬底01上形成有栅电极05, 在栅电极05上形成有栅极绝缘层09a及09b，在栅极绝缘层09b上形 成有相离的导电层51a及51b，并且在导电层51a及51b上形成有相 离的緩冲层52a及52b。该緩沖层52a及52b大致重叠于导电层51a 及51b。并且，形成有覆盖导电层51a及51b及緩冲层52a及52b的 侧面及上面的非晶半导体层55。在非晶半导体层55上形成有添加有 赋予一导电型的杂质元素的一对杂质半导体层59及61，并且在添加 有赋予一导电型的杂质元素的杂质半导体层59及61上形成有布线63 及65。
在本实施方式中，緩冲层52a及52b由绝缘层形成。典型地说， 緩冲层52a及52b使用氮化硅层、氧化硅层、氮氧化硅层、氧氮化硅 层、其他无机绝缘层而形成。或者，使用聚酰亚胺、丙烯酸树脂、环 氧树脂、其他有机绝缘层而形成。另外，緩冲层52a及52b的厚度为 10nm至150nm。通过使用绝缘层形成緩冲层52a及52b，可以由緩 冲层52a及52b阻挡从添加有赋予一导电型的杂质元素的一对杂质半 导体层59及61流到非晶半导体层55的泄漏电流，因此可以减少泄 漏电流。还可以减少截止电流。
另外，如图3B所示，在导电层51a及51b上形成有由半导体层 形成的緩冲层53a及53b,并且在緩冲层53a及53b上形成有由绝缘层形成的緩冲层54a及54b。作为緩冲层54a及54b，使用氮化硅层、 氧化硅层、氮氧化硅层、氧氮化硅层、其他无机绝缘层而形成。或者， 使用聚酰亚胺、丙烯酸树脂、环氧树脂、其他有机绝缘层而形成。
在图3B中，由半导体层形成的緩沖层53a及53b厚于由绝缘层 形成的緩冲层54a及54b，但是也可以使緩沖层54a及54b厚于緩冲 层53a及53b。另外，緩冲层53a及53b、緩冲层54a及54b的厚度 的总和为30nm至200nm,优选为50nm至150nm。在导电层51a及 51b为添加有成为施体的杂质元素的半导体层的情况下，通过在添加
53a及53b，可以减少添加有成为施体的杂质元素的半导体层的氧化， 并且可以抑制添加有成为施体的杂质元素的半导体层的电阻率的降 低。另外，通过在由半导体层形成的緩冲层53a及53b上形成由绝缘 层形成的緩冲层54a及54b，可以由緩冲层54a及54b阻挡从添加有 赋予一导电型的杂质元素的一对杂质半导体层59及61流到非晶半导 体层55的泄漏电流，因此可以减少泄漏电流。还可以减少截止电流。 注意，本实施方式可以与实施方式1和实施方式2分别纟荅配。
实施方式4
本实施方式示出导电层51a及51b的其他方式。 在图4所示的薄膜晶体管中，在衬底01上形成有栅电极05，在 栅电极05上形成有栅极绝缘层09a及09b，在栅极绝缘层09b上形成 有相离的导电粒子56a及56b，并且在导电粒子及56b、栅极绝 缘层09b上形成有相离的緩沖层53a及53b。该緩冲层53a及53b大 致重叠于导电粒子56a及56b。另外，形成有覆盖緩冲层53a及53b 的侧面及上面的非晶半导体层55。在非晶半导体层55上形成有添加 有赋予一导电型的杂质元素的一对杂质半导体层59及61，并且在添 加有赋予一导电型的杂质元素的杂质半导体层59及61上形成有布线 63及65。
导电粒子56a及56b可以由适当地利用实施方式所示的导电层的材料形成的导电粒子形成。另外，在导电粒子56a及56b为添加有成 为施体的杂质元素的半导体晶粒的情况下，添加有成为施体的杂质元 素的半导体晶粒可以由硅或硅含量高于锗含量的硅锗 (SixGe!-x，0.5〈X〈1)等形成。通过将导电粒子56a及56b的尺寸设 定为lnm至30nm并且将其密度设定为低于lxl013/cm2，优选低于 lxl01G/cm2，可以形成相离的晶粒，并且可以提高之后形成的緩冲层 53a及53b和栅极绝缘层09b的粘合性。因此，可以提高薄膜晶体管 的成品率。
在导电粒子56a及56b为金属粒子、金属氮化物粒子、金属碳化 物粒子、金属硼化物粒子、金属硅化物粒子的情况下，可以利用溅射 法、蒸镀法、液滴喷射法或CVD法形成。
添加有成为施体的杂质元素的半导体晶粒的形成方法如下在通 过溅射法或等离子体CVD法形成添加有成为施体的杂质元素的微晶 半导体层之后，通过将添加有成为施体的杂质元素的微晶半导体层暴 露于氢等离子体，蚀刻添加有成为施体的杂质元素的微晶半导体层的 非晶半导体成分，来可以形成添加有成为施体的杂质元素的半导体晶
粒。或者，可以通过溅射法或等离子体CVD法以晶粒不连续而分散
的状态下的厚度形成添加有成为施体的杂质元素的微晶半导体层或 结晶半导体层，以形成添加有成为施体的杂质元素的半导体晶粒。
另外，也可以在栅极绝缘层09b上形成导电层之后，使用通过光 刻步骤形成的抗蚀剂掩模蚀刻导电层以形成相离的导电层，而不形成 导电粒子56a及56b。
导电粒子56a及56b不连续而其中间形成有非晶半导体层55， 因此即使导电粒子56a及56b形成为重叠于添加有赋予一导电型的杂 质元素的一对杂质半导体层59及61，也可以减少截止电流的上升。 另外，因为不形成緩冲层，所以可以减少一个光掩模，而可以在提高 生产率的同时降低成本。
注意，本实施方式可以与实施方式1至3分别4荅配。实施方式5
在本实施方式中，示出非晶半导体层的其他方式。
在图5所示的薄膜晶体管中，在衬底01上形成有栅电极05，在 栅电极05上形成有栅极绝缘层09a及09b，并且在栅极绝缘层09b 上形成有相离的导电层51a及51b。另外，形成有覆盖导电层51a及 51的侧面及上面的微晶半导体层58，并且在微晶半导体层58上形成 有非晶半导体层55。微晶半导体层及非晶半导体层的形状大致相同。 在非晶半导体层55上形成有添加有赋予一导电型的杂质元素的一对 杂质半导体层59及61，并且在添加有赋予一导电型的杂质元素的杂 质半导体层59及61上形成有布线63及65。
微晶半导体层58可以由微晶硅层、微晶硅锗层、微晶锗层形成。 另外，；微晶半导体层58也可以添加有成为施体的杂质元素，该杂质 元素的浓度低于可用于导电层51a及51b的添加有成为施体的杂质元 素的半导体层所包含的成为施体的杂质元素浓度。通过添加低浓度的 成为施体的杂质元素，可以控制薄膜晶体管的阈值电压。
另外，也可以在导电层51a及51b和微晶半导体层58之间设置 图1A至图3B所示的緩冲层。
通过将^:晶半导体层58的厚度减薄，即5nm至30nm,优选为 10nm至20nm，可以得到薄膜晶体管的低截止电流。另外，因为在微 晶半导体层58和添加有赋予一导电型的杂质元素的杂质半导体层59 及61之间形成有非晶半导体层55，所以与使用微晶半导体层形成的 薄膜晶体管相比，可以减少截止电流。另外，通过在非晶半导体层5S 和栅极绝缘层09b之间设置其电阻率低于非晶半导体层的微晶半导体 层58，可以使载流子容易流过，而可以实现薄膜晶体管的高速工作。
另外，与形成氮化硅层作为栅极绝缘层09b并且形成非晶半导体 层而不形成微晶半导体层时相比，通过形成氧化硅层或氧氮化硅层作 为栅极绝缘层09b并且形成微晶硅层作为微晶半导体层58，可以减少 阈值电压的变动。
注意，本实施方式可以与实施方式1至4分别搭配。实施方式6
本实施方式示出薄膜晶体管的结构的其他方式。 图6A和6B所示的薄膜晶体管中，在衬底01上形成有栅电极 05，在栅电极05上形成有栅极绝缘层09a及09b，在栅极绝缘层09b 上形成有环形导电层51e及圆形导电层51f，在导电层51e上形成有 环形緩冲层53e，并且在圓形导电层51f上形成有圓形緩冲层53f。该 緩冲层53e及53f分別大致重叠于导电层51e及51f。另外，形成有覆 盖导电层51e及51f、緩冲层53e及53f的侧面及上面的非晶半导体层 55。在非晶半导体层55上形成有添加有赋予一导电型的杂质元素的 一对杂质半导体层59及61，并且在添加有赋予一导电型的杂质元素 的杂质半导体层59及61上形成有布线63及65。
图6A和6B所示的薄膜晶体管的特征在于源区及漏区相对的 沟道形成区域为圆形。具体而言，添加有赋予一导电型的杂质元素的 一对杂质半导体层59及61之一方，即杂质半导体层59为环形，而 添加有赋予一导电型的杂质元素的一对杂质半导体层59及61之另一 方，即杂质半导体层61为圆形。就是说，采用源区及漏区之一方以 一定间隔围绕源区及漏区之另一方的结构。因此，在以布线63作为 源极布线并且以布线65作为漏极布线的情况下，沟道形成区域为曲 线形状，而可以减少阈值电压的变动，并且可以提高薄膜晶体管的特 性的可靠性。另外，与具有直线型源极布线及漏极布线的典型薄膜晶 体管相比，曲线形状的源区及漏区的相对面积变大，因此在设计其沟
道宽度相同的薄膜晶体管的情况下可以缩小薄膜晶体管的面积。 注意，本实施方式可以与实施方式1至5分别搭配。
实施方式7
在本实施方式中，示出图1A所示的薄膜晶体管的制造步骤，该
薄膜晶体管实现高速工作、高导通电流以及低截止电流。
关于具有非晶半导体层或微晶半导体层的薄膜晶体管，n型薄膜晶体管具有比P型薄膜晶体管高的场效应迁移率，因此更适合用于驱 动电路。优选的是，在同一个衬底上形成同一导电型的薄膜晶体管， 以抑制工序数量。这里，使用Il沟道型薄膜晶体管进行说明。
参照图7A至图IO说明图1A所示的薄膜晶体管的制造步骤。图 7A至7E及图8A至8C中的左侧是沿着图10的A-B线的截面图，其 示出薄膜晶体管的形成区域的截面，而图7A至7E及图8A至8C中 的右侧是沿着图IO的C-D线的截面图，其示出像素中的栅极布线及 源极布线的交叉区域的截面。
如图7A至7E所示那样，在衬底01上形成导电层03。作为导 电层03，可以使用实施方式1所示的作为栅电极05举出的材料而形 成。导电层03通过溅射法、CVD法、镀敷法、印刷法、液滴喷射法 等形成。
接下来，利用由于使用第 一光掩模的光刻步骤而形成的抗蚀剂掩 模将导电层03蚀刻为所希望的形状，以如图7B所示那样形成栅极布 线05。之后，去除抗蚀剂掩模。
接下来，在栅极布线05及衬底01上形成栅极绝缘层09。作为 栅极绝缘层09，可以使用实施方式1所示的作为栅极绝缘层09a、 09b 举出的材料而形成。栅极绝缘层09通过CVD法或溅射法等形成。
接下来，在栅极绝缘层09上层叠导电层11及緩冲层13。下面， 说明导电层11为添加有成为施体的杂质元素的半导体层时的成膜方 法。
在等离子体CVD装置的反应室中，通过混合包含硅或锗的沉积
气体和氢并且利用辉光放电等离子体，形成微晶半导体层或非晶半导 体层。通过稀释为氢流量是包含硅或锗的沉积气体流量的10倍至2000 倍，优选是50倍至200倍，形成微晶半导体层。通过稀释为氢流量 是包含硅或锗的沉积气体流量的0倍至10倍，优选是1倍至5倍， 形成非晶半导体层。衬底的加热温度为100。C至300。C，优选为120°C 至220。C。另外，通过与上述原料气体一起混合包含磷、砷、锑等的 气体，可以形成添加有成为施体的杂质元素的半导体层。在此，通过与硅烷、氢及/或稀有气体一起混合磷化氢并且利用辉光放电等离子 体，可以形成包含磷的微晶硅层作为添加有成为施体的杂质元素的半 导体层。
在添加有成为施体的杂质元素的半导体层的形成步骤中，为了产
生辉光放电等离子体，施加3MHz至30MHz左右的HF (high frequency,即高频)带，典型为13.56MHz、 27.12MHz的高频电力 或大于30MHz至300MHz左右的VHF带的高频电力，典型为60MHz。
另外，作为包含硅或锗的沉积气体的代表例子可以举出SiH4、 Si2H6、 GeH4、 Ge2H^。
另外，也可以形成添加有成为施体的杂质元素的绝缘层作为栅极 绝缘层09，并且在其上形成不包含成为施体的杂质元素的半导体层， 而代替形成添加有成为施体的杂质元素的半导体层。例如，可以形成 包含成为施体的杂质元素(磷、砷或锑)的氧化硅层、氮化硅层、氧 氮化硅层或氮氧化硅层等作为栅极绝缘层。另外，在栅极绝缘层09 具有叠层结构的情况下，也可以对接触微晶半导体层的层或接触衬底 01的层添加成为施体的杂质元素。
作为被用作栅极绝缘层09的添加有成为施体的杂质元素的绝缘 层的形成方法，可以与绝缘层的原料气体一起使用包含成为施体的杂 质元素的气体形成绝缘层。例如，可以通过利用硅烷、氨以及磷化氢 的等离子体CVD法形成包含磷的氮化硅层。另外，可以通过利用硅 烷、 一氧化二氮、氨以及磷化氢的等离子体CVD法形成包含磷的氧 氮化硅层。
另外，也可以在形成栅极绝缘层09之前，将包含成为施体的杂 质元素的气体流入成膜装置的反应室中，以使成为施体的杂质元素吸 附到衬底01表面及反应室内壁。之后，通过形成栅极绝缘层09， 一 边引入成为施体的杂质元素一边沉积绝缘层，因此可以形成添加有成 为施体的杂质元素的栅极绝缘层09。
另外，也可以在形成添加有成为施体的杂质元素的半导体层之 前，将包含成为施体的杂质元素的气体流入成膜装置的反应室中，以使成为施体的杂质元素吸附到栅极绝缘层09及反应室内壁。之后， 通过沉积半导体层， 一边引入成为施体的杂质元素一边沉积微晶半导 体层，因此可以形成添加有成为施体的杂质元素的半导体层。
另外，在作为导电层11形成金属层、金属氩化物层、金属碳化 物层、金属硼化物层、金属硅化物层的情况下，通过溅射法、蒸镀法、 CVD法、液滴喷射法、印刷法等形成导电层。
在栅极绝缘层09为氧化硅层或氧氮化硅层的情况下，也可以在 形成导电层11之前对栅极绝缘层09的表面进行等离子体处理。典型 地说，将栅极绝缘层09的表面暴露于氢等离子体、氨等离子体、H20 等离子体、氦等离子体、氩等离子体、氖等离子体等的等离子体。其 结果是，可以减少栅极绝缘层表面的缺陷。典型地说，可以终止栅极 绝缘层09表面的悬空键。之后，通过形成导电层或非晶半导体层， 可以减少导电层或非晶半导体的界面上的缺陷。其结果是，可以减少 由缺陷导致的载流子捕捉，而可以提高导通电流。
接下来，形成緩沖层13。在形成半导体层作为緩沖层13的情况 下，可以通过利用包含硅或锗的沉积气体的等离子体CVD法形成非 晶半导体层。或者，除了包含硅或锗的沉积气体以外，还可以使用选
自氦、氩、氪、氖中的一种或多种稀有气体元素稀释，来形成非晶半 导体层。或者，通过使用其流量为硅烷气体流量的0倍以上10倍以 下，更优选为l倍以上5倍以下的氢，可以形成包含氢的非晶半导体 层。另外，也可以对所述氢化半导体层添加氟、氯等囟素。
另外，通过使用硅、锗等半导体靶材并且利用氢或稀有气体进行 溅射，可以形成非晶半导体层。
在形成绝缘层作为緩冲层13的情况下，可以与栅极绝缘层09 同样地形成。或者，可以在涂敷聚酰亚胺、丙烯酸树脂、环氧树脂、 其他有机绝缘层的原料之后焙烧来形成绝缘层。
另外，在导电层11为添加有成为施体的杂质元素的半导体层的 情况下，优选通过等离子体CVD法以30(TC至400。C的温度形成緩沖 层13。借助于该成膜处理，供给添加有成为施体的杂质元素的半导体层氢，而得到与使添加有成为施体的杂质元素的半导体层氢化相同的 效果。换言之，通过在添加有成为施体的杂质元素的半导体层上沉积
緩冲层13，可以将氩扩散到添加有成为施体的杂质元素的半导体层 中，来终止悬空键。
在添加有成为施体的杂质元素的半导体层由微晶半导体层形成 的情况下，通过在添加有成为施体的杂质元素的半导体层的表面上作 为緩冲层13形成非晶半导体层、包含氢、氮或卣素的非晶半导体层， 可以防止添加有成为施体的杂质元素的半导体层所包含的晶粒表面 的自然氧化。尤其是，在非晶半导体和微晶粒接触的区域中容易因局 部应力而产生裂缝。若该裂缝与氧接触，则晶粒被氧化而在晶粒表面 形成氧化物。然而，通过在添加有成为施体的杂质元素的半导体层的 表面上形成非晶半导体层，可以防止微晶粒氧化。另外，在被施加到 薄膜晶体管的电压高(例如15V左右)的显示器件，典型为液晶显示 器件中，若将緩冲层形成为较厚，则漏耐压提高，因此即使对薄膜晶 体管施加高电压，也可以减少薄膜晶体管的退化。
接下来，在緩沖层13上涂敷抗蚀剂之后，利用由于使用第二光 掩模的光刻步骤而形成的抗蚀剂掩模将緩冲层13及导电层11蚀刻为 所希望的形状，以如图7C所示那样在薄膜晶体管的形成区域中形成 相离的导电层51a及51b、相离的緩冲层19a及19b。另外，在栅极 布线及源极布线的交叉区域中形成导电层17及緩冲层21。之后，去 除抗蚀剂掩模。
接下来，如图7D所示，形成非晶半导体层23及添加有赋予一 导电型的杂质元素的杂质半导体层25。
作为非晶半导体层23，可以与作为緩沖层13使用半导体层形成 的情况同样地形成。
在形成非晶半导体层23时，若在等离子体CVD装置的成膜室 内壁上预涂氮氧化硅层、氮化硅层、氧化硅层、氧氮化硅层，然后稀 释为氢流量是包含硅或锗的沉积气体流量的10倍至2000倍，优选是 50倍至200倍来形成半导体层，则一边将成膜室内壁的氧、氮等引入膜中一边沉积膜，因此不晶化，而可以形成致密的非晶半导体层。注
意，有时该半导体层包含微晶。另外，在栅极绝缘层09为氮化硅层 的情况下，通过利用该成膜方法形成非晶半导体层，不发生膜剥离， 而可以提高成品率。
这里，为了形成n沟道型薄膜晶体管，通过使用包含硅或锗的沉 积气体和磷化氢的等离子体CVD法形成添加有赋予一导电型的杂质 元素的杂质半导体层25。另外，在形成p沟道型薄膜晶体管时通过使 用包含硅或锗的沉积气体和乙硼烷的等离子体CVD法而形成。
在导电层11、緩冲层13、非晶半导体层23以及添加有赋予一导 电型的杂质元素的杂质半导体层25的形成步骤中，为了产生辉光放 电等离子体，施加3MHz至30MHz左右的HF带，典型为13.56MHz 、 27.12MHz的高频电力或大于30MHz至300MHz左右的VHF带的高 频电力，典型为60MHz。
作为导电层27，可以使用实施方式1所示的作为布线63及65 举出的材料而形成。导电层27通过CVD法、'减射法、印刷法、液滴 喷射法等形成。
接下来，在导电层27上涂敷抗蚀剂。作为抗蚀剂可以使用正性 抗蚀剂或负性抗蚀剂。这里，使用正性抗蚀剂。
接下来，使用多灰度级掩模作为第三光掩模，对抗蚀剂照射光， 然后进行显影，以形成抗蚀剂掩模29。
这里，参照图9A至9D说明使用多灰度级掩模的曝光。
多灰度级掩模是指能够设定三个曝光水平的掩模，该三个曝光水 平为爆光部分、中间曝光部分以及未曝光部分。通过进行一次的曝光 及显影步骤，可以形成具有多个(典型为两种)厚度区域的抗蚀剂掩 模。由此，通过使用多灰度级掩模，可以减少光掩模的数量。
作为多灰度级掩模的代表例子，有图9A所示的灰色调掩模159a、 图9C所示的半色调掩模159b。
如图9A所示，灰色调掩模159a由透光村底163、形成在其上的 遮光部164及衍射光栅165构成。在遮光部164中，透光率为0%。另一方面，衍射光栅165可以通过将狭缝、点、网眼等的透光部的间 隔设定为用于爆光的光的分辨率限度以下的间隔来控制透光率。另 外，周期性狭缝、点、网眼或非周期性狭缝、点、网眼都可以用于衍 射光栅165。
作为透光衬底163，可以使用石英等透光衬底。遮光部164及衍 射光栅165可以使用铬、氧化铬等的吸收光的遮光材料形成。
在对灰色调掩模159a照射曝光光线的情况下，如图9B所示， 在遮光部164中，透光率166为0%，而在没设置有遮光部164及衍 射光栅165的区域中，透光率166为100%。另外，在衍射光栅165 中，可以将透光率调整为10%至70%。另外，衍射光栅165中的透光 率可以通过调整衍射光栅的狹缝、点或网眼的间隔及间距而调整。
如图9C所示，半色调掩模159b由透光衬底163、形成在其上的 半透过部167及遮光部168构成。可以将MoSiN、 MoSi、 MoSiO、 MoSiON、 CrSi等用于半透过部167。遮光部168可以4吏用铬或氧化 铬等的吸收光的遮光材料形成。
在对半色调掩模159b照射曝光光线的情况下，如图9D所示， 在遮光部168中，透光率169为0%，而在没，没置有遮光部168及半 透过部167的区域中，透光率169为100%。另外，在半透过部167 中，可以将透光率调整为10°/。至70%。半透过部167中的透光率可以 通过调整半透过部167的材料来调整。
通过在使用多灰度级掩模进行曝光之后进行显影，可以如图7D 所示那样形成具有厚度不同的区域的抗蚀剂掩模29。
接下来，使用抗蚀剂掩模29对非晶半导体层23、添加有赋予一 导电型的杂质的杂质半导体层25以及导电层27进行蚀刻而分离。其 结果是，可以形成如图7E所示的非晶半导体层33、 35、添加有赋予 一导电型的杂质的半导体层37及39、导电层41。
接着，对抗蚀剂掩模29进行灰化处理。其结果是，抗蚀剂的面 积缩小，其厚度变薄。此时，厚度薄的区域的抗蚀剂(与栅极布线05 的一部分重叠的区域)被去除，而可以形成如图7E所示的分离的抗蚀剂掩模45。
接下来，使用抗蚀剂掩模45对导电层41进行蚀刻而分离。其结 果是，可以形成如图8A所示的源极布线63、漏电极65。当使用抗蚀 剂掩模45对导电层41进行湿蚀刻时，导电层41被各向同性地蚀刻。 其结果是，可以形成其面积比抗蚀剂掩模45小的源极布线63及漏电 极65。
在栅极布线05及添加有赋予一导电型的杂质元素的杂质半导体 层39的交叉部中，除了栅极绝缘层09以外还形成有导电层17、緩冲 层21以及非晶半导体层35，从而栅极布线05及添加有赋予一导电型 的杂质元素的杂质半导体层39的间隔增大了。因此，可以减少栅极 布线05及添加有赋予一导电型的杂质元素的杂质半导体层39的交叉 区域中的寄生电容。
接下来，使用抗蚀剂掩模45，对添加有赋予一导电型的杂质的 半导体层37进行蚀刻，来形成添加有赋予一导电型的杂质元素的一 对杂质半导体层59及61。注意，在该蚀刻步骤中，非晶半导体层33 的一部分也被蚀刻，而成为非晶半导体层55。
这里，源极布线63及漏电极65的端部和添加有赋予一导电型的 杂质元素的一对杂质半导体层59及61的端部不一致而偏离，在源极 布线63、漏电极65的端部的外侧形成有添加有赋予一导电型的杂质 元素的一对杂质半导体层59及61的端部。然后，去除抗蚀剂掩模45。
接着，也可以将H20等离子体照射到露出的非晶半导体层55。 典型地说，将由于汽化了的水的等离子体放电而产生的基照射到非晶 半导体层55、添加有赋予一导电型的杂质元素的一对杂质半导体层 59及61、源极布线63及漏电极65的露出部，来可以实现薄膜晶体 管的高速工作，并且进一步提高导通电流。还可以降低截止电流。
通过上述步骤，可以形成薄膜晶体管。
如图8B所示，在源极布线63、漏电极65、栅极绝缘层09上形 成保护绝缘层67。作为保护绝缘层67，可以使用氮化硅层、氮氧化 硅层、氧化硅层或氧氮化硅层形成。另外，保护绝缘层67是为了防止悬浮在大气中的有机物、金属物、水蒸气等污染杂质的侵入而设置 的，从而优选为致密的膜。
接下来，也可以在保护绝缘层67上形成平整化层69。平整化层 69可以使用丙烯酸树脂、聚酰亚胺、环氧树脂、硅氧烷聚合物等有机 绝缘层而形成。在此，使用光敏性有机树脂形成平整化层69。接着， 在使用第四光掩^f莫使平整化层69感光之后进行显影，以如图8C所示 那样使保护绝缘层67露出。接着，使用平整化层69对保护绝缘层67 进行蚀刻，以形成使漏电极65的一部分露出的接触孔。
接下来，在接触孔中形成像素电极71。在此，在平整化层69上 形成导电层之后，在导电层上涂敷抗蚀剂。然后，使用由于使用第五 光掩模的光刻步骤而形成的抗蚀剂掩模对导电层进行蚀刻，以形成像 素电极71。
作为像素电极71,可以使用包含氧化钨的铟氧化物、包含氧化 鴒的铟锌氧化物、包含氧化钛的铟氧化物、包含氧化钛的铟锡氧化物、 铟锡氧化物、铟锌氧化物、添加有氧化硅的铟锡氧化物等透光导电材 料。
另外，可以使用包含导电高分子(也称为导电聚合物)的导电組 成物形成像素电极71。使用导电组成物形成的像素电极的薄层电阻优 选为10000Q/口以下，波长550nm处的透光率优选为70%以上。另外， 包含在导电组成物中的导电高分子的电阻率优选为O.lQ.cm以下。
作为导电高分子，可以使用所谓的7l电子共轭类导电高分子。例
如，可以举出聚苯胺或其衍生物、聚吡咯或其衍生物、聚噻吩或其衍 生物或这些两种以上的共聚物等。
在此，像素电极71是通过如下步骤形成的，即在通过溅射法形 成ITO膜后在ITO膜上涂敷抗蚀剂，然后使用第六光掩模对抗蚀剂 进行曝光及显影以形成抗蚀剂掩模，接着使用抗蚀剂掩模对ITO膜进 行蚀刻。之后，去除抗蚀剂掩模。注意，图8C相当于沿着图10的 A-B线及C-D线的截面图。虽然图IO所示的薄膜晶体管是源区及漏 区以直线形状相对的沟道形成区域的上面形状为直线形状的，但是也可以形成沟道形成区域的上面形状为c字(u字)形的薄膜晶体管。
通过上述步骤，可以制造截止电流低，导通电流高且能够进行高 速工作的薄膜晶体管。另外，可以制造以该薄膜晶体管作为像素电极 的开关元件的元件衬底。注意，在本实施方式中，与通常的反交错型 薄膜晶体管的制造步骤相比，增加了一个用来将导电层及緩冲层蚀刻 为预定形状的光掩模，但是因为使用多灰度级掩模作为用来将一对非 晶半导体层、添加有赋予一导电型的杂质元素的一对杂质半导体层以
及布线蚀刻为预定形状的光掩模，所以在该步骤中可以减少一个光掩 模，由此从制造步骤整体来看，没有增加掩模数量。
实施方式8
在本实施方式中，示出图1B所示的薄膜晶体管的制造步骤，该 薄膜晶体管与沟道形成区域具有非晶半导体层的薄膜晶体管相比能 够进行高速工作，其导通电流高，并且与沟道形成区域具有微晶半导 体层的薄膜晶体管相比其截止电流低。
图IIA至11E中的左侧是沿着图12的A-B线的截面图，其示出 薄膜晶体管的形成区域的截面，而图11A至11E中的右侧是沿着图 12的C-D线的截面图，其示出像素中的栅极布线及源极布线的交叉 区域的截面。
根据实施方式7所示的图7A的步骤，形成栅极布线05。接着， 在栅极布线05及衬底01上形成栅极绝缘层09。
接着，根据图7B的步骤，在栅极绝缘层09上依次层叠导电层 11及緩沖层13。然后，使用通过光刻步骤形成的抗蚀剂掩模蚀刻导 电层11及緩冲层13，来如图11A所示那样形成导电层51a、 51b及 17、緩冲层19a、 19b及21。
然后，形成非晶半导体层23及添加有赋予一导电型的杂质元素 的杂质半导体层25。
接着，使用通过光刻步骤形成的抗蚀剂掩模将非晶半导体层23 及添加有赋予一导电型的杂质元素的杂质半导体层25蚀刻为所希望的形状，来如图IIB所示那样在薄膜晶体管的形成区域中形成非晶半 导体层81及添加有赋予一导电型的杂质元素的杂质半导体层83。另 外，在栅极布线及源极布线的交叉区域中形成非晶半导体层82及添 加有赋予一导电型的杂质元素的杂质半导体层84。然后，去除抗蚀剂 掩模。另外，导电层51a、 51b及17的侧面由非晶半导体层81及82 覆盖。
接着，如图11C所示那样形成导电层27。
然后，使用通过光刻步骤形成的抗蚀剂掩模将导电层27蚀刻为 所希望的形状，来如图11D所示那样形成源极布线85及漏电极87。
在栅极布线05及源极布线85的交叉部中，除了栅极绝缘层09 以外还形成有导电层17、緩冲层21以及非晶半导体层82，从而栅极 布线05及源极布线85的间隔增大了。因此，可以减少栅极布线05 及源极布线85的交叉区域中的寄生电容。
接着，通过使用抗蚀剂掩模蚀刻添加有赋予一导电型的杂质元素 的杂质半导体层83，形成添加有赋予一导电型的杂质元素的一对杂质 半导体层91及93。另外，在该蚀刻步骤中还蚀刻非晶半导体层81。 将其一部分被蚀刻而形成有凹部的非晶半导体层称为非晶半导体层
95。可以在同一步骤中形成源区及漏区、非晶半导体层95的凹部。 然后，去除抗蚀剂掩模。
接着，也可以将H20等离子体照射到露出的非晶半导体层95。 典型地说，将由于汽化了的水的等离子体放电而产生的基照射到非晶 半导体层95、添加有赋予一导电型的杂质元素的一对杂质半导体层 91及93、源极布线85及漏电极87的露出部，来可以实现薄膜晶体 管的高速工作，并且进一步提高导通电流。还可以降低截止电流。
通过上述步骤，形成能够进行高速工作，导通电流高且截止电流 低的薄膜晶体管。
接着，根据图8B及图8C所示的步骤，如图11E所示那样形成 保护绝缘层67、平整化层69以及连接于漏电极的像素电极71。注意， 图IIE相当于沿着图12的A-B线及C-D线的截面图。虽然图12所示的薄膜晶体管是源区及漏区以直线形状相对的沟道形成区域的上
面形状为直线形状，但是也可以形成沟道形成区域的上面形状为c字
(u字)形的薄膜晶体管。
通过上述步骤，可以制造截止电流低，导通电流高且能够进行高 速工作的薄膜晶体管。另外，可以制造以该薄膜晶体管作为像素电极 的开关元件的元件衬底。
实施方式9
在本实施方式中，参照图29说明沟道保护型薄膜晶体管。
在图29所示的薄膜晶体管中，在衬底01上形成有栅电极05， 在栅电极05上形成有栅极绝缘层09a及09b，并且在栅极绝缘层09b 上形成有相离的导电层51a及51b。另外，在导电层51a及51b上形 成有緩冲层53a及53b，并且在栅极绝缘层09b、緩冲层53a及53b 上形成有非晶半导体层55。在非晶半导体层55上的重叠于栅电极05 的区域中形成有沟道保护层73。另外，在沟道保护层73及非晶半导 体层55上形成有添加有赋予一导电型的杂质元素的一对杂质半导体 层59及61，并且在添加有赋予一导电型的杂质元素的一对杂质半导 体层59及61上形成有布线63及65。
作为沟道保护层73，可以适当地使用栅极绝缘层09a及09b的 材料、平整化层69所示的材料。
注意，本实施方式可以与其他实施方式4荅配。
实施方式10
在本实施方式中，参照图14A和14B说明图13所示的被设置在 元件衬底300的周围部中的扫描线输入端子部和信号线输入端子部的 结构。图14A和14B是被设置在村底01的周围部中的扫描线输入端 子部及信号线输入端子部、像素部的薄膜晶体管的截面图。
在采用将控制像素电极的电位的薄膜晶体管设置于像素部的像 素中的有源矩阵型显示器件的情况下，扫描线连接于栅电极。或者，
36扫描线的一部分被用作栅电极。因此，下面，扫描线也被称为栅极布
线05。另外，信号线连接于薄膜晶体管的源极，因此下面，信号线也 被称为源极布线63。但是，在信号线连接于薄膜晶体管的漏极的情况 下，可以以信号线作为漏极布线。
在图13所示的元件衬底300上设置有像素部301，并且在像素 部301和衬底01的周围部之间设置有保护电路302及322、信号线 323以及扫描线303。虽然未图示，从保护电路302及322向像素部 301形成信号线和扫描线。在信号线323和扫描线303的端部中设置 有信号线输入端子部326及扫描线输入端子部306。 FPC324及304 分别连接于信号线输入端子部326和扫描线输入端子部306的端子， 并且在FPC324及304上设置有信号线驱动电路325和扫描线驱动电 路305。另外，虽然未详细图示，但是在像素部301中将像素327配 置为矩阵形状。
在图14A中，扫描线输入端子306a连接于薄膜晶体管330的栅 极布线05。另外，信号线输入端子326a连接于源极布线63。
扫描线输入端子306a和信号线输入端子326a分别由与像素部的 薄膜晶体管330的像素电极71相同的层形成。另外，扫描线输入端 子306a和信号线输入端子326a形成在源^L布线63上形成的平整化 层69上。另外，在平整化层69上，扫描线输入端子306a和信号线 输入端子326a隔着各向异性导电粘合剂307及327的导电粒子308 及328连接于FPC304及324的布线309及329。
这里，栅极布线05和扫描线输入端子306a连接，但是也可以在 栅极布线05和扫描线输入端子306a之间i殳置由与源极布线63相同 的层形成的导电层。
在图14B中，扫描线输入端子306b连接于薄膜晶体管330的栅 极布线05。另外，信号线输入端子326b连接于薄膜晶体管330的源 极布线63。
扫描线输入端子306b和信号线输入端子326b分别由与像素部 的薄膜晶体管330的像素电极71相同的层形成。另外，扫描线输入端子306b和信号线输入端子326b形成在平整化层69及保护绝缘层 67上。另外，在平整化层69及保护绝缘层67的开口部中，扫描线输 入端子306b和信号线输入端子326b隔着各向异性导电粘合剂307及 327的导电粒子308及328连接于FPC304及324的布线309及329。 涉及连接于源极布线63的信号线输入端子326b，在衬底01及 源极布线63之间除了栅极绝缘层09以外还形成有非晶半导体层35、 添加有赋予一导电型的杂质元素的杂质半导体层39，从而厚度增大 了 ，因此容易连接信号线输入端子326b和FPC324的布线329。实施方式11下面，示出作为本发明的一个方式的显示面板的结构。 图15A示出只有信号线驱动电路6013另外形成且将它连接于形 成在衬底6011上的像素部6012的显示面板的方式。形成有像素部 6012、保护电路6016以及扫描线驱动电路6014的元件衬底4吏用上述实施方式所示的元件衬底而形成。通过使用其场效应迁移率高于将非 晶半导体层用于沟道形成区域的薄膜晶体管的薄膜晶体管形成信号线驱动电路，可以使信号线驱动电路的工作稳定，该信号线驱动电路 被要求其驱动频率高于扫描线驱动电路。注意，信号线驱动电路6013 可以为将单晶半导体用于沟道形成区域的晶体管、将多晶半导体用于 沟道形成区域的薄膜晶体管或将SOI用于沟道形成区域的晶体管。使 用SOI的晶体管包括将形成在玻璃衬底上的单晶半导体层用于沟道 形成区域的晶体管。通过FPC6015分别供给像素部6012、信号线驱 动电路6013以及扫描线驱动电路6014电源电位、各种信号等。还可 以在信号线驱动电路6013及FPC6015之间或在信号线驱动电路6013 及像素部6012之间设置由上述实施方式所示的薄膜晶体管形成的保 护电路6016。作为保护电路6016，也可以设置由选自薄膜晶体管、 二极管、电阻元件以及电容元件等中的一种或多种元件构成的保护电 路代替由上述实施方式所示的薄膜晶体管形成的保护电路。注意，也可以将信号线驱动电路及扫描线驱动电路形成在与像素部相同的村底上。此外，在另外形成驱动电路的情况下，不一定需要将形成有驱动电路的衬底贴合在形成有像素部的衬底上，例如也可以贴合在FPC 上。图15B示出只有信号线驱动电路6023另外形成且形成有形成在 衬底6021上的像素部6022、保护电路6026以及扫描线驱动电路6024 的元件衬底和FPC连接的显示器件面板的方式。使用上述实施方式 所示的薄膜晶体管形成像素部6022、保护电路6026以及扫描线驱动 电路6024。信号线驱动电路6023通过FPC6025及保护电路6026连 接于像素部6022。通过FPC6025分别供给像素部6022、信号线驱动 电路6023以及扫描线驱动电路6024电源电位、各种信号等。还可以 在FPC6025及像素部6022之间设置由上述实施方式所示的薄膜晶体 管形成的保护电路6026。作为保护电路6026，也可以设置由选自薄 膜晶体管、二极管、电阻元件以及电容元件等中的一种或多种元件构 成的保护电路代替由上述实施方式所示的薄膜晶体管形成的保护电 路。另外，也可以只有信号线驱动电路的一部分或扫描线驱动电路的 一部分由上述实施方式所示的薄膜晶体管形成在与像素部相同的衬 底上，而其另一部分另外形成并将它电连接于像素部。图15C示出将 信号线驱动电路所具有的模拟开关6033a形成在与像素部6032、扫描 线驱动电路6034相同的衬底6031上，并且将信号线驱动电路所具有 的移位寄存器6033b另外形成在不同的衬底上，而彼此贴合的显示器 件面板的方式。使用上述实施方式所示的薄膜晶体管形成像素部 6032、保护电路6036以及扫描线驱动电路6034。信号线驱动电路所 具有的移位寄存器6033b通过FPC6035及保护电路6036连接于像素 部6032。通过FPC6035分别供给像素部6032、信号线驱动电路以及 扫描线驱动电路6034电源电位、各种信号等。还可以在移位寄存器 6033b及模拟开关6033a之间设置由上述实施方式所示的薄膜晶体管 形成的保护电路6036。作为保护电路6036，也可以设置由选自薄膜 晶体管、二极管、电阻元件以及电容元件等中的一种或多种元件构成的保护电路代替由上述实施方式所示的薄膜晶体管形成的保护电路。如图15A至15C所示，可以在与像素部相同的衬底上使用上述 实施方式所示的薄膜晶体管形成本实施方式的显示器件的驱动电路 的一部分或全部。注意，另外形成的衬底的连接方法没有特别的限制，可以使用已 知的COG方法、引线键合方法或TAB方法等。此外，连接的位置只 要能够电连接，就不限于图15A至15C所示的位置。另外，也可以 另外形成控制器、CPU、存储器等而连接。注意，在本实施方式中使用的信号线驱动电路包括移位寄存器和 模拟开关。或者，除了移位寄存器和模拟开关之外，还可以包括緩冲 器、电平转移器、源极跟随器等其他电路。另外，不一定需要设置移 位寄存器和模拟开关，例如既可以使用像译码器电路那样的可以选择 信号线的其他电路代替移位寄存器，又可以使用锁存器等代替模拟开 关。实施方式12可以将根据上述实施方式获得的元件衬底及使用它的显示器件 等用于有源矩阵型显示器件面板。就是说，可以在将这些组装到显示 部中的所有电子装置中实施上述实施方式。作为这种电子装置，可以举出影像拍摄装置如摄像机和数码相机 等、头戴式显示器(护目镜型显示器)、汽车导航、投影机、汽车音 响、个人计算机、便携式信息终端(移动计算机、移动电话或电子书 籍等)等。图16A至16D示出其一例。图16A示出电视装置。通过如图16A所示那样将显示面板组装 在外壳中，可以完成电视装置。主屏2003由显示面板形成，作为其 他附属器件具有扬声器部2009、操作开关等。像这样，可以完成电视 装置。如图16A所示，在外壳2001中组装利用显示元件的显示用面板 2002，从而可以由接收机2005接收普通的电视广播，而且还可以通过调制解调器2004连接到有线或无线方式的通讯网络以进行单向(从 发送者到接收者)或双向(发送者和接收者之间或接收者之间)的信 息通讯。电视装置的操作可以由组装在外壳中的开关或另外形成的遥 控装置2006进行，并且该遥控装置2006也可以设置有显示输出信息 的显示部2007。除了主屏2003以外，电视装置还可以设置有由第二显示面板形 成的副屏2008，以显示频道或音量等。在这种结构中，也可以利用液 晶显示面板形成主屏2003，并且利用发光显示面板形成副屏2008。 另外，也可以利用发光显示面板形成主屏2003,并且利用发光显示面 板形成副屏2008，其中副屏2008能够点亮和熄灭。图17是示出电视装置的主要结构的框图。像素部921形成在显 示面板900上。也可以采用COG方式将4言号线驱动电路922和扫描 线驱动电路923安装在显示面板900上。作为其它外部电路的结构，在图像信号的输入一侧具有图像信号 放大电路925、图像信号处理电路926、控制电路927等。其中，图 像信号放大电路925放大调谐器924所接收的信号中的图像信号，图 像信号处理电路926将从图像信号放大电路925输出的佶号转换成对 应于红、绿和蓝的各种颜色的颜色信号，控制电路927将其图像信号 转换成驱动器IC的输入规格。控制电路927将信号分别输出到扫描 线一侧和信号线一侧。在进行数字驱动的情况下，可以采用如下结构 在信号线一侧设置信号分割电路928，并将输入数字信号划分成m个 来供给。由调谐器924接收的信号中的音频信号被发送到音频信号放大 电路929，并其输出经过音频信号处理电路930供给到扬声器933。 控制电路931从输入部932接收接收站(接收频率)或音量的控制信 息，并将信号传送到调谐器924、音频信号处理电路930。当然，本发明不局限于电视装置，还可以应用于各种用途如个人 计算机的监视器、火车站或机场等中的信息显示屏或街头上的广告显 示屏等的大面积显示介质。通过在主屏2003和副屏2008中应用上述实施方式所示的元件衬底及具有它的显示器件，可以提高图像质量如对比度等提高了的电视装置的批量生产性。
图16B表示移动电话机2301的一例。该移动电话机2301包括显示部2302、操作部2303等。通过在显示部2302中应用上述实施方式所示的元件衬底及具有它的显示器件，可以提高图像质量如对比度等提高了的移动电话机的批量生产性。
图16C所示的移动计算机包括主体2401、显示部2402等。通过在显示部2402中应用上述实施方式所示的元件衬底及具有它的显示器件，可以提高图像质量如对比度等提高了的计算机的批量生产性。
图16D是桌上照明器具，包括照明部分2501、灯罩2502、可变臂2503、支柱2504、台2505和电源2506。通过将发光器件用于照明部分2501来制造桌上照明器具。注意，照明器具包括固定到天花板上的照明器具、挂在墙上的照明器具等。通过应用上述实施方式所示的元件衬底及具有它的显示器件，可以提高批量生产性，并且可以提供廉价的桌上照明器具。
图18A至18C为应用上述实施方式的智能手机的结构的一例。图18A为正视图，图18B为后视图，图18C为展开图。智能手机由外壳1111及1112的两个外壳构成。智能手机具有移动电话和便携式信息终端双方的功能，其内置有计算机，除了音频通话以外还可以进行各种数据处理。
外壳1111具有显示部1101、扬声器1102、麦克风1103、操作键1104、定位器件1105、表面相机用透镜1106、外部连接端子插孔1107、耳机端子1008等，外壳1112具有键盘1201、外部存储槽1202、背面相机1203、光灯1204等。另外，在外壳1111中内置有天线。
除了上述结构以外，还可以内置有非接触IC芯片、小型记录器件等。
彼此重叠的外壳1111和外壳1112 (图18A)滑动而如图18C那样展开。可以在显示部1101中组装上述实施方式所示的显示器件，其显示方向根据使用方式而适当地变化。由于在同一面上设置有显示
部1101及表面相机用透镜1106,所以可以进行电视电话。另外，使用显示部1101作为取景器，使用背面相机1203及光灯1204拍摄静态图像及动态图像。
扬声器1102及麦克风1103不局限于音频通话，而还具有电视电话、录音、再现等的用途。操作键1104可以进行电话的发送和接受、电子邮件等的简单的信息输入、画面的巻动(scroll)、指针移动等。
另外，在制造文件、作为便携式信息终端使用等要处理的信息多时，若使用键盘1201就方便。再者，彼此重叠的外壳1111和外壳1112(图18A)滑动而如图18C那样展开并用作便携式信息终端时，可以使用键盘1201和定位器件1105进行顺利的操作。外部连接端子插孔1107可以与AC适配器及USB电缆等各种电缆连接，而可以进行充电、与个人计算机等的数据通讯。另外，通过将记录介质插入外部存储槽1202，可以对应更大量数据的保存及移动。
外壳1112的背面(图18B)具有背面相机1203及光灯1204，而可以使用显示部1101作为取景器来拍摄静态图像及动态图像。
除了上述功能结构以外，还可以具有红外线通讯功能、USB端口、单波段才番》文(one-segment broadcasting)冲妄》|欠功能、非接触IC芯片、耳机插孔等。
通过应用上述实施方式所示的显示器件，可以提高批量生产性。
实施例1
在本实施例中，示出模拟上述实施方式所示的薄膜晶体管的电流电压特性的结果。注意，将Silvaco公司制造的器件模拟器"ATLAS"
用于器件模拟。
图19示出用于器件模拟的薄膜晶体管的结构。
在绝缘衬底上形成150nm厚的钼Mo作为栅电极。钼Mo的功函数为4.6eV。
在栅电极上层叠氮化硅SiN (介电常数为7，0，厚度为110nm)
43和氧氮化硅SiON(介电常数为4.1，厚度为110nm)作为栅极绝缘层。在栅极绝缘层上层叠添加有磷的微晶硅层nc-Si(n)(厚度为20nm)作为添加有成为施体的杂质元素的一对半导体层，并且在添加有成为施体的杂质元素的一对半导体层及栅极绝缘层上层叠非晶硅层a-Si(i)(厚度为80nm)作为非晶半导体层。非晶半导体层被用作沟道蚀刻层，因此呈凹部状，凹部中的厚度为40nm。
在非晶半导体层上层叠添加有磷的非晶硅层a-Si(n+)(厚度为
50nm)作为添加有赋予一导电型的杂质元素的一对杂质半导体层。在图19中，添加有磷的非晶硅层a-Si(n+)的距离相当于薄膜晶体管的沟道长度L。这里，沟道长度I^10ftm。"d，，表示添加有磷的微晶硅层jic-Si(n)的距离。另外，添加有磷的非晶硅层a-Si(n+)的施体浓度为lxl019atoms/cm3，而具有高导电性。
在添加有赋予一导电型的杂质元素的一对杂质半导体层上层叠钼Mo (厚度为300nm)作为源电极及漏电极。假设在钼Mo和添加有磷的非晶硅层a-Si(n+)之间得到欧姆接触。
下面，示出进行薄膜晶体管的电流电压特性的器件模拟时的电流电压特性的结果，其依靠添加有磷的一对微晶硅层fic-Si (n)的施体浓度及添加有磷的一对微晶硅层的距离d。
图20示出d为lnm且漏极电压Vd为1V时的薄膜晶体管的电流电压曲线。图21示出d为lpm且漏极电压Vd为IOV时的薄膜晶体管的电流电压曲线。
图22示出漏极电压为IV时的对施体浓度的导通电流的变化，其依靠添加有磷的一对微晶硅层jic-Si (n)的距离d。图23示出漏极电压为IOV时的对施体浓度的导通电流的变化，其依靠添加有磷的一对微晶硅层nc-Si ( n )的距离d。
图24示出栅极电压为-20V且漏极电压为1V时的对施体浓度的截止电流的变化，其依靠添加有磷的一对微晶硅层pc-Si (n)的距离d。图25示出栅极电压为-20V且漏极电压为IOV时的对施体浓度的截止电流的变化，其依靠添加有磷的一对微晶硅层pc-Si (n)的距离d。
图26示出漏极电压为IV时的对施体浓度的迁移率的变化，其依靠添加有磷的一对微晶硅层jic-Si(n)的距离d。图27示出漏极电压为IOV时的对施体浓度的迁移率的变化，其依靠添加有磷的一对微晶硅层jic-Si (n)的距离d。
作为可用于显示器件的薄膜晶体管的条件，有满足Vd-10V时导通电流为5xl(T7A以上且Vd=lV时导通电流为5xl(T6A以上的条件。由图22及图23可知，在d为0.5至4jim时满足所述条件的施体浓度为5xl0"至lxl019atoms/cm3。
另外，由图24及图25可知，满足Vd-10V时截止电流为lxl(T9A以下且Vd=lV时截止电流为lxlO"。A以下的条件如下在d为0.5至4ftm时施体浓度为lxlO"至lxl019atoms/cm3。
另外，由图26可知，满足Vd=lV时场效应迁移率为lcmVV'sec以上的条件如下在d为0.5至4nm时施体浓度为5xl018至lxl019atoms/cm3。
由此可见，优选地是，在距离d为0.5至4jtm的情况下，施体浓度为5xl0"至lxl019atoms/cm3。
另外，在施体浓度为5xl0"至lxl0"atoms/cm3的情况下，施体的活化率为100%时的导电率为0.9至2S/cm。另外，在活化率为5至100%时满足所述导电率的成为施体的杂质元素的浓度为5xl0"至2xl020atoms/cm3o
本说明书根据2008年2月29日在日本专利局受理的日本专利申请编号2008-051426而制作，所述申请内容包括在本说明书中。
权利要求
1. 一种薄膜晶体管，包括栅电极；所述栅电极上的栅极绝缘层；所述栅极绝缘层上的一对导电层，该一对导电层至少部分地重叠于所述栅电极，并配置为在沟道长度方向上相离；所述一对导电层及所述栅电极上的一对杂质半导体层，该一对杂质半导体层添加有赋予一导电型的杂质元素，以形成源区及漏区；以及所述一对导电层上的非晶半导体层，该非晶半导体层接触所述一对导电层之间的所述栅极绝缘层的至少一部分，并配置在所述一对杂质半导体层和所述一对导电层之间。
2. 根据权利要求1所述的薄膜晶体管，其中所述一对导电层的导 电率是0.9S/cm至2S/cm。
3. 根据权利要求1所述的薄膜晶体管，'其中所述一对导电层分别 是金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅化 物层。
4. 根据权利要求1所述的薄膜晶体管，其中所述一对导电层分别 是添加有成为施体的杂质的半导体层。
5. 根据权利要求4所述的薄膜晶体管，其中所述一对导电层的每 一个中的施体浓度为5xl0"atoms/cm3以上2xl02°atoms/cm3以下。
6. 根据权利要求1所述的薄膜晶体管，其中所述一对导电层是微 晶娃层。
7. 根据权利要求1所述的薄膜晶体管，其中所述非晶半导体层是 非晶娃层。
8. —种在像素部的各像素中设置有根据权利要求1所述的薄膜晶 体管的显示器件。
9. 一种薄膜晶体管，包括 栅电极；所述栅电极上的栅极绝缘层；所述栅极绝缘层上的一对导电层，该一对导电层至少部分地重叠 于所述栅电极，并配置为在沟道长度方向上相离； 所述一对导电层上的一对緩冲层；所述一对导电层及所述栅电极上的一对杂质半导体层，该一对杂 质半导体层添加有赋予一导电型的杂质元素，以形成源区及漏区；以 及所述一对导电层上的非晶半导体层，该非晶半导体层接触所述一对导电层之间的所述栅极绝缘层的至少一部分，并配置在所述一对杂 质半导体层和所述一对导电层之间。
10. 根据权利要求9所述的薄膜晶体管，其中所述一对导电层的 导电率是0.9S/cm至2S/cm。
11. 根据权利要求9所述的薄膜晶体管，其中所述一对导电层分 别是金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅 化物层。
12. 根据权利要求9所述的薄膜晶体管，其中所述一对导电层分 别是添加有成为施体的杂质的半导体层。
13. 根据权利要求12所述的薄膜晶体管，其中所述一对导电层的 每一个中的施体浓度为5xl0"atoms/cm3以上2xl020atoms/cm3以下。
14. 根据权利要求9所述的薄膜晶体管，其中所述一对导电层是微晶桂层。
15. 根据权利要求9所述的薄膜晶体管，其中所述非晶半导体层 是非晶娃层。
16. —种在像素部的各像素中设置有根据权利要求9所述的薄膜 晶体管的显示器件。
17. 根据权利要求9所述的薄膜晶体管，其中所述一对緩冲层是 非晶半导体层。
18. —种薄膜晶体管，包括 栅电极；所述栅电极上的栅极绝缘层；所述栅极绝缘层上的一对导电层，该一对导电层至少部分地重叠 于所述栅电极，并配置为在沟道长度方向上相离；所述一对导电层及所述栅电极上的一对杂质半导体层，该一对杂 质半导体层添加有赋予一导电型的杂质元素，以形成源区及漏区；以 及所述一对导电层上的非晶半导体层，该非晶半导体层接触所述一对导电层之间的所述栅极绝缘层的至少一部分，并配置在所述一对杂 质半导体层和所述一对导电层之间，其中，所述一对杂质半导体层的间隔大于所述一对导电层的间隔。
19. 根据权利要求18所述的薄膜晶体管，其中所述一对导电层的 导电率是0.9S/cm至2S/cm。
20. 根据权利要求18所述的薄膜晶体管，其中所述一对导电层分 别是金属层、金属氮化物层、金属碳化物层、金属硼化物层、金属硅 化物层。
21. 根据权利要求18所述的薄膜晶体管，其中所述一对导电层分 别是添加有成为施体的杂质的半导体层。
22. 根据权利要求21所述的薄膜晶体管，其中所述一对导电层的 每一个中的施体浓度为5xl018atoms/cm3以上2xl02°atoms/cm3以下。
23. 根据权利要求18所述的薄膜晶体管，其中所述一对导电层是 微晶娃层。
24. 根据权利要求18所述的薄膜晶体管，其中所述非晶半导体层 是非晶娃层。
25. —种在像素部的各像素中设置有根据权利要求18所述的薄膜 晶体管的显示器件。
全文摘要
一种薄膜晶体管包括添加有赋予一导电型的杂质元素的一对杂质半导体层，该一对杂质半导体层被设置为其至少一部分隔着栅极绝缘层重叠于栅电极，并且形成源区及漏区；一对导电层，该一对导电层被配置为其至少一部分在栅极绝缘层上重叠于栅电极及添加有赋予一导电型的杂质元素的一对杂质半导体层，并且在沟道长度方向上相离；以及接触栅极绝缘层和一对导电层并且延伸在该一对导电层之间的非晶半导体层。
文档编号G02F1/1368GK101521231SQ20091000834
公开日2009年9月2日 申请日期2009年2月26日 优先权日2008年2月29日
发明者乡户宏充, 大力浩二, 宫入秀和, 小林聪, 山崎舜平, 河江大辅, 黑川义元 申请人:株式会社半导体能源研究所