制造EUV光掩模的方法与流程

本公开涉及制造euv光掩模的方法。

背景技术：

光刻操作是半导体制造工艺中的关键操作之一。光刻技术包括紫外光刻、深紫外光刻和极紫外光刻(euvl)。光掩模是光刻操作中的重要组件。制造没有缺陷的euv光掩模至关重要。

技术实现要素：

根据本公开的一个实施例，提供了一种制造光掩模的方法，包括：在待蚀刻的所述光掩模的目标层上方形成具有电路图案的蚀刻掩模层，所述光掩模包括背部导电层；以及通过等离子体蚀刻来蚀刻所述目标层，同时防止等离子体的活性物质侵蚀所述背部导电层。

根据本公开的另一实施例，提供了种制造光掩模的方法，包括：在待蚀刻的所述光掩模的目标层上方形成具有电路图案的蚀刻掩模层，所述光掩模包括背部导电层；将所述光掩模放置在蚀刻装置中的台子上，使得没有设置背部导电层的所述光掩模的底表面以等于或小于0.5mm的间隙放置在所述台子上方；以及在所述蚀刻装置中通过等离子体蚀刻来蚀刻所述目标层。

根据本公开的又一实施例，提供了一种用于蚀刻光掩模的目标层的蚀刻装置，包括：掩模台子；以及电动卡盘，用于保持所述光掩模，其中，所述掩模台子在所述掩模台子的平坦表面处包括与所述光掩模的底表面接触的突起。

附图说明

在结合附图阅读时，可以从以下详细描述中最佳地理解本公开。应当注意，根据行业的标准做法，各种部件不是按比例绘制的，并且仅用于说明的目的。事实上，为了讨论的清楚起见，各种部件的尺寸可能被任意增大或减小。

图1a、图1b、图1c、图1d、图1e、图1f和图1g示意性地示出了根据本公开的实施例的制造euv光掩模的方法。

图2示出了根据本公开的实施例的硬蚀刻盖的示意图。

图3示出了根据本公开的一个实施例的使用硬蚀刻盖的蚀刻操作的示意图。

图4a、图4b、图4c和图4d示出了根据本公开的实施例的硬蚀刻盖的示意图。

图4e和图4f示出了根据本公开的实施例的硬蚀刻盖的结构。

图5示出了通过加载锁定室将待蚀刻的euv光掩模加载到蚀刻室中的操作。

图6示出了根据本公开的一个实施例的euv光掩模的蚀刻操作的示意图。

图7示出了根据本公开的另一实施例的euv光掩模的蚀刻操作的示意图。

图8示出了根据本公开的另一实施例的euv光掩模的蚀刻操作的示意图。

图9a、图9b和图9c示出了根据本公开的实施例的各种盖支撑件的视图。

具体实施方式

应理解，下面的公开内容提供了用于实现本发明的不同部件的许多不同的实施例或实例。下文描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅仅是实例而不意图是限制性的。例如，元件的尺寸不限于所公开的范围或值，而可以取决于器件的工艺条件和/或期望属性。此外，在下面的说明中，在第二部件上方或之上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且还可以包括可以在第一部件和第二部件之间形成附加部件以使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚起见，可以以不同比例任意绘制各种部件。

此外，本文中可能使用了空间相关术语(例如“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或部件相对于另一个(一些)要素或部件的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。器件可能以其他方式定向(旋转了90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可以被相应地解释。此外，术语“由......构成”可以表示“包括”或“由......组成”。在本公开中，短语“a、b和c之一”表示“a、b和/或c”(a，b，c，a和b，a和c，b和c，或a、b和c)，并不意味着来自a的一种元素、来自b的一种元素和来自c的一种元素，除非另有说明。

本公开的实施例提供了一种制造euv光掩模的方法。更具体地，本公开提供了用于防止或抑制euv光掩模的背部导电层上的损坏的技术。

euv光刻(euvl)采用使用极紫外(euv)区域中的光的扫描仪，其具有约1nm至约100nm的波长，例如13.5nm。掩模是euvl系统的关键组件。因为光学材料对euv辐射不透明，所以euv光掩模是反射掩模。euv光掩模需要非常低的表面粗糙度并且必须没有可分辨的缺陷。

用于euv光刻的具有电路图案的euv光掩模需要各种蚀刻操作，例如等离子体干法蚀刻。将待蚀刻的euv光掩模放置在等离子体蚀刻室中的掩模台子上。在一些实施例中，掩模台子包括电动卡盘机构，以在等离子体蚀刻期间保持euv光掩模。在其他实施例中，euv光掩模仅放置在掩模台子的阴极上。euv光掩模包括到电动卡盘机构的背部导电层。然而，当euv光掩模和该台子之间存在较大间隙时，等离子体的活性物质可能扩散到euv光掩模的底部，从而导致euv光掩模的背部导电层上的损坏。背部导电层上的损坏可能引起各种问题，例如在导电膜的边缘处产生颗粒和/或树状腐蚀。背部导电层中的这些颗粒和/或缺陷可能导致euv光掩模的正面上的电路图案上的夹持不充分和/或缺陷。

本公开提供了用于在等离子体蚀刻期间防止等离子体的活性物质进入euv掩模的侧部和底部的技术，从而抑制由活性物质引起的euv光掩模的背部导电层上的损坏。

图1a-图1g示意性地示出了制造用于极紫外光刻(euvl)的euv光掩模5的方法。应理解，对于该方法的其他实施例，可以在图1a-图1g所示的工艺之前、期间和之后提供附加操作，并且可以替换或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。

在一些实施例中，具有电路图案的euv光掩模由euv光掩模坯料5形成。euv光掩模坯料5包括衬底10、多个交替的硅和钼层的多层mo/si堆叠15、帽盖层20、吸收层25和硬掩模层30。此外，背部导电层45形成在衬底10的背部上，如图1a所示。

在一些实施例中，衬底10由低热膨胀材料形成。在一些实施例中，衬底是低热膨胀玻璃或石英，例如，熔融石英或熔凝石英。在一些实施例中，低热膨胀玻璃衬底透射可见光波长的光，可见光谱(近红外)附近的一部分红外波长、以及一部分紫外波长。在一些实施例中，低热膨胀玻璃衬底吸收极紫外附近的极紫外波长和深紫外波长。在一些实施例中，衬底10的尺寸为152mm×152mm，具有的厚度为约20mm。

在一些实施例中，mo/si多层堆叠15包括从硅和钼中的每一个的约30个交替层至硅和钼中的每一个的约60个交替层。在某些实施例中，形成从硅和钼中的每一个的约40个交替层至硅和钼中的每一个的约50个交替层。在一些实施例中，硅和钼层通过化学气相沉积(cvd)、等离子体增强cvd(pecvd)、原子层沉积(ald)、物理气相沉积(pvd)(溅射)、或任何其他合适的膜形成方法来形成。在一些实施例中，每层硅和钼的厚度为约2nm至约10nm。在一些实施例中，硅和钼层的厚度大致相同。在其他实施例中，硅和钼层具有不同的厚度。在一些实施例中，每层硅和钼的厚度为约3nm至约4nm。

帽盖层20设置在mo/si多层15上方。在一些实施例中，帽盖层20由钌制成，具有从约2nm至约10nm的厚度。在某些实施例中，帽盖层20的厚度为从约2nm至约4nm。在一些实施例中，帽盖层20通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积、物理气相沉积、或任何其他合适的膜形成方法来形成。

吸收层25设置在帽盖层20上方。在一些实施例中，吸收层25是ta基材料。在一些实施例中，吸收层25由tan和/或tabn制成，具有从约25nm至约100nm的厚度。在某些实施例中，吸收层25的厚度在从约50nm至约75nm的范围内。在一些实施例中，吸收层25通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积、物理气相沉积、或任何其他合适的膜形成方法来形成。

在一些实施例中，抗反射层(未示出)可选地设置在吸收层25上方。在一些实施例中，抗反射层由氧化硅、tabo、tao和/或taon制成，并且具有从约2nm至约20nm的厚度。在一些实施例中，抗反射层的厚度为从约3nm至约6nm。在一些实施例中，抗反射层通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积、物理气相沉积、或任何其他合适的膜形成方法来形成。

在一些实施例中，硬掩模层30设置在吸收层25上方。在其中存在抗反射层的一些实施例中，硬掩模层30形成在抗反射层上方。在一些实施例中，硬掩模层30由硅、硅基化合物、铬、铬基化合物和/或钌制成，具有的厚度为约4nm至约20nm。在一些实施例中，铬基化合物包括cron、氧化铬和/或氮化铬。在一些实施例中，硬掩模层30通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积、物理气相沉积、或任何其他合适的膜形成方法来形成。

背部导电层45设置在衬底10的第二主表面上，衬底10的第二主表面与衬底10的第一主表面相对，在第一主表面上形成有mo/si多层15。在一些实施例中，背部导电层45由铬、氧化铬、氮氧化铬、氮化铬、tab或其他ta基导电材料制成。

在一些实施例中，背部导电层45的厚度在从约10nm至约400nm的范围内。在其他实施例中，背部导电层45具有约20nm至约100nm的厚度。在某些实施例中，厚度在从约65nm至约75nm的范围内。

在一些实施例中，背部导电层45通过大气化学气相沉积(cvd)、低压cvd、等离子体增强cvd、激光增强cvd、原子层沉积(ald)、分子束外延(mbe)、物理气相沉积(包括热沉积、脉冲激光沉积、电子束蒸发、离子束辅助蒸发和溅射)、或任何其他合适的膜形成方法来形成。

在一些实施例中，背部导电层45的面积小于衬底的面积，并且衬底10的第二主表面的周边部分被暴露(未被背部导电层45覆盖)，如图1a所示。在一些实施例中，当衬底10是6英寸衬底，即152mm×152mm时，背部导电层45的尺寸大于142mm×142mm且小于150mm×150mm。在其他实施例中，背部导电层45的尺寸大于144mm×144mm且小于148mm×148mm。

在euv光掩模5的制造中，第一光刻胶层35形成在euv光掩模坯料的硬掩模层30上方，并且光刻胶层35选择性地暴露于光化辐射。在形成第一光刻胶层35之前，对euv光掩模坯料进行检查。对选择性暴露的第一光刻胶层35进行显影以在第一光刻胶层35中形成图案40。在一些实施例中，光化辐射是电子束或离子束。在一些实施例中，图案40对应于半导体器件部件的图案，针对其euv光掩模5将用于在后续操作中形成。

接下来，第一光刻胶层35中的图案40延伸到硬掩模层30中，在硬掩模层30中形成图案41，从而暴露吸收层25的部分，如图1b所示。在一些实施例中，通过蚀刻形成延伸到硬掩模层30中的图案41，使用对硬掩模层30具有选择性的合适的湿蚀刻剂或干蚀刻剂。在形成硬掩模层30的图案41之后，通过光致抗蚀剂剥离剂去除第一光刻胶层35，以暴露硬掩模层30的上表面，如图1c所示。

然后，硬掩模层30中的图案41延伸到吸收层25中，在吸收层25中形成图案42，暴露出帽盖层20的部分，如图1d所示。在一些实施例中，通过蚀刻形成延伸到吸收层25中的图案42，使用对吸收层25具有选择性的合适的湿蚀刻剂或干蚀刻剂。在一些实施例中，使用等离子干法蚀刻。

如图1e所示，在吸收层25上方形成第二光刻胶层45并且填充吸收层25中的图案42。第二光刻胶层45选择性地暴露于光化辐射，例如电子束、uv辐射和/或激光束。对选择性暴露的第二光刻胶层45进行显影以在第二光刻胶层45中形成图案50。图案50对应于围绕电路图案的黑色边界。

接下来，第二光刻胶层45中的图案50延伸到吸收层25、帽盖层20和mo/si多层15中，在吸收层25、帽盖层20和mo/si多层15中形成图案51，暴露衬底10的部分，如图1f所示。在一些实施例中，通过蚀刻形成图案51，使用对蚀刻的每个层具有选择性的一种或多种合适的湿蚀刻剂或干蚀刻剂。在一些实施例中，使用等离子体干法蚀刻。

然后，通过合适的光致抗蚀剂剥离剂去除第二光刻胶层45，以暴露吸收层25的上表面。在本公开的一些实施例中，吸收层25、帽盖层20和mo/si多层15中的图案51限定了光掩模5的黑色边界，如图1g所示。在去除第二光刻胶层之后，光掩模5经历清洁操作、检查，并且根据需要修复光掩模5，以提供完成的光掩模5。

在本实施例中，在如上所述的等离子体干法蚀刻操作中的至少一个中，使用蚀刻硬盖100在等离子体蚀刻期间防止等离子体的活性物质进入euv光掩模5的侧部和底部。

图2是蚀刻硬盖100的透视图。如图2所示，蚀刻硬盖100具有正方形或矩形框架形状，其具有与euv光掩模5的图案区域对应的开口。蚀刻硬盖100由可以承受硬掩模层(cr接触层)30的等离子体蚀刻的材料制成。在一些实施例中，蚀刻硬盖由陶瓷制成。例如，陶瓷材料包括但不限于氮化硼(bn)、氧化铝(al2o3)、氮化硅(si3n4)、碳化硅(sic)、氧化锆(zro2)、sio2、钛酸钡(batio3)、y2o3、pbtio3、pbzro3、y3al5o12、yas(y2o3-al2o3-sio2)、yf3和y2o3-zro2-al2o3。在一些实施例中，蚀刻硬盖100由块状陶瓷材料、或涂覆在金属上的陶瓷、或其他材料制成。陶瓷材料可以是烧结体。在其他实施例中，涂覆有陶瓷材料的玻璃或金属材料可用于蚀刻硬盖100。在一些实施例中，蚀刻硬盖100的表面涂覆有涂层材料，例如氧化硅、氮化硅、或对光阻挡层20的蚀刻气体耐用的任何其他材料。蚀刻硬盖100可附接到euv光掩模5并且可从euv光掩模5拆卸以便进行处理并可重复使用。

图3示出了根据本公开的一个实施例的使用硬蚀刻盖的蚀刻操作的示意图。图3示出了使用硬掩模层30作为蚀刻掩模的吸收蚀刻操作，对应于图1d。

如图3所示，等离子体蚀刻装置包括台子200和电动卡盘机构，台子200具有由基座210支撑的捕获环220，电动卡盘机构具有设置在其上的阴极230和突起(凸起)235。在一些实施例中，蚀刻硬盖100由台子200的捕获环220支撑。此外，在一些实施例中，euv光掩模5由电动卡盘机构的阴极230的突起(凸起)235支撑。台子、基座和电动卡盘机构设置在等离子体蚀刻室内。蚀刻硬盖100由捕获环220支撑，使得蚀刻硬盖100的主盖部分101覆盖硬掩模层30的表面的边缘部分(euv光掩模5的边缘部分)。在一些实施例中，蚀刻硬盖100的主盖部分101(框架部分)具有在约0.3mm至约0.8mm范围内的厚度t1。在一些实施例中，由台子200的捕获环220支撑的蚀刻硬盖100的侧框架103(厚部分)可以具有从约0.6mm至约1.6mm范围内的厚度t2。

在一些实施例中，当蚀刻硬盖100放置在捕获环220上时，蚀刻硬盖100的主盖部分101的下表面与硬掩模层30的上表面之间的空间s1在约0mm(接触)至约1.0mm的范围内。如图3所示，主盖部分101与euv光掩模5重叠。当euv光掩模5的边缘与主盖部分101的边缘之间的距离是w1(覆盖量)时，覆盖量w1在约5mm至约10mm的范围内。在一些实施例中，确定覆盖量w1，使得主盖部分101不与形成后边界51的区域重叠。此外，在一些实施例中，在euv光掩模5的侧面与蚀刻硬盖100的侧框架103之间存在间隙或间隔。在一些实施例中，间隙的量s2在约1mm至约3mm的范围内。

通过使用蚀刻硬盖100，可以在等离子体蚀刻期间防止等离子体pl的活性物质进入euv光掩模的侧部和背部。因此，可以防止背部导电层45上的损坏。

图4a示出了根据本公开的另一实施例的蚀刻硬盖100的横截面形状。在该实施例中，蚀刻硬盖100的主盖部分101的下表面包括邻接部分，例如，接触euv光掩模5的上表面的突起105。在一些实施例中，突起105是线形图案并且沿着蚀刻硬盖100的整个圆周形成。在其他实施例中，多个突起105沿着蚀刻硬盖100的圆周离散地设置。在一些实施例中，突起105的突出量在约0.1mm至约1.0mm的范围内。当使用突起105时，当蚀刻硬盖100与euv光掩模5接触时，可以使蚀刻硬盖100与euv光掩模5的表面的接触面积最小化。在其他实施例中，在突起105和euv光掩模5的上表面之间存在间隙。在某些实施例中，间隙在从约0mm至约0.1mm的范围内。

图4b示出了根据本公开的另一实施例的蚀刻硬盖100的横截面形状。在该实施例中，类似于图4a的突起105的突起107形成在侧框架103的内表面处，如图4b所示。突起107将与euv光掩模5的侧面接触。在一些实施例中，突起107与吸收层25的侧表面接触。在其他实施例中，突起107与帽盖层20、多层mo/si堆叠15和衬底10之一的侧表面接触。在一些实施例中，突起107是线形图案并且沿着蚀刻硬盖100的整个圆周形成。在其他实施例中，多个突起107沿着蚀刻硬盖100的圆周离散地设置。在一些实施例中，突起107的突出量在约0.1mm至约1.0mm的范围内。在一些实施例中，突起107与euv光掩模5的侧表面接触，并且在其他实施例中，在突起107与euv光掩模5的上表面之间存在间隙。在某些实施例中，间隙在从约0mm至约0.1mm的范围内。

在一些实施例中，突起105和突起107都被提供给蚀刻硬盖100。

图4c示出了根据本公开的蚀刻硬盖100的另一实施例。在该实施例中，代替图4a中所示的突起105，嵌入在凹槽中的o形环115用于与euv光掩模5的上表面接触，该凹槽形成在主盖部分101的下表面上。o形环115由弹性材料制成，例如但不限于，橡胶(例如，丁二烯橡胶、丁基橡胶、乙烯丙烯二烯单体橡胶、或丁腈橡胶)、聚四氟乙烯(ptfe)、全氟弹性体或硅树脂。类似于线形突起105，o形环115的使用可以使蚀刻硬盖100与euv光掩模5的表面的接触面积最小化。在一些实施例中，o形环的直径在从约1mm至5mm的范围内。

图4d示出了根据本公开的蚀刻硬盖100的另一实施例。在该实施例中，代替图4b中所示的突起107，嵌入在凹槽中的o形环117用于与euv光掩模5的表面接触，该凹槽形成在主盖部分101的表面上。o形环117由弹性材料制成，例如但不限于，橡胶(例如，丁二烯橡胶、丁基橡胶、乙烯丙烯二烯单体橡胶、或丁腈橡胶)、聚四氟乙烯(ptfe)、全氟弹性体或硅树脂。类似于线形突起105，o形环117的使用可以使蚀刻硬盖100与euv光掩模5的表面的接触面积最小化。在一些实施例中，o形环的直径在约1mm至5mm的范围内。

在一些实施例中，o形环115和o形环117都被提供给蚀刻硬盖100。在一些实施例中，将突起105和突起107中的一个与o形环115和o形环117中的一个进行组合。

图4e示出了根据本公开的实施例的线形突起105或线形o形环115。在一些实施例中，蚀刻硬盖100的外周的形状是椭圆形或圆形，而开口的内周的形状是正方形或矩形，如图4f所示。

图5示出了通过加载锁定室将待蚀刻的euv光掩模加载到蚀刻室中的操作。在一些实施例中，待经受等离子体蚀刻的euv光掩模5存储在smif(标准机械接口)盒中并由smif盒承载到蚀刻装置。euv光掩模5从smif盒转移到蚀刻装置的加载锁定室。在一些实施例中，在加载锁定室中，euv光掩模5放置在台子400上。在将euv光掩模5放置在台子400上之后，从上方将蚀刻硬盖100放置在euv光掩模5上，如图5所示。在将蚀刻硬盖100放置在euv光掩模5上之后，将具有蚀刻硬盖100的euv光掩模5从加载锁定室转移到蚀刻室，如图5所示。在蚀刻室中，euv光掩模5放置在电动卡盘的阴极230的突起235上。当euv光掩模5从上往下移动到突起235时，就在背部导电层45与突起235接触之前，或者在背部导电层45与突起235接触的同时，台子200的捕获环220与蚀刻硬盖100的侧框架103的底部接触。

在完成蚀刻操作之后，具有蚀刻硬盖100的euv光掩模5从蚀刻室转移到加载锁定室。在加载锁定室中，蚀刻硬盖100与euv光掩模5分离，并且euv光掩模5从加载锁定室卸载到smif盒，以进行下一操作，例如清洁。

在其他实施例中，在蚀刻室中，蚀刻硬盖100放置在euv光掩模5上方。在一些实施例中，在等离子体蚀刻操作之前或之后将盖支撑件设置在蚀刻室内，盖支撑件可以上下移动蚀刻硬盖100。

图9a-图9c示出了根据本公开的实施例的各种盖支撑件110的视图。在图9a中，一个或多个支撑柱110附接到蚀刻硬盖100的底部。支撑柱110耦合到移动机构以相对于捕获环220垂直移动支撑柱110。在图9b中，一个或多个支撑柱115附接到蚀刻硬盖100的上表面。支撑柱115耦合到移动机构以相对于捕获环220垂直移动支撑柱115。此外，在图9c中，一个或多个支撑柱117从蚀刻硬盖100横向延伸。支撑柱110耦合到移动机构，以相对于捕获环220垂直移动支撑柱117。

在前述实施例中，通过使用硬掩模层30作为蚀刻掩模，蚀刻硬盖100用于蚀刻操作以蚀刻吸收层25。通过使用第一光刻胶层35作为蚀刻掩模，蚀刻硬盖100还可以用于硬掩模层30的蚀刻，如图1b所示。在这种情况下，蚀刻硬盖100的主盖部分101的底部(或突起105或o形环115)可以与第一光刻胶层35接触。

通过使用第二光刻胶层45作为蚀刻掩模，蚀刻硬盖100还可以用于吸收层25、帽盖层20和多层mo/si堆叠15的蚀刻，如图1f所示。在这种情况下，蚀刻硬盖100的主盖部分101的底部(或突起105或o形环115)可以与第二光刻胶层45接触。

图6示出了根据本公开的一个实施例的euv光掩模的蚀刻操作的示意图，以防止在等离子体蚀刻期间等离子体的活性物质进入euv光掩模的底部。

在一些实施例中，蚀刻装置的台子200被配置为使得当euv光掩模5放置在电动卡盘的阴极230的突起235上时，衬底10的底表面与捕获环220的平坦部分222接触，如图6所示。在一些实施例中，平坦部分222和突起235之间的高度差d1基本上等于背部导电层45的厚度，并且在从约10nm至约100nm的范围内。在一些实施例中，在衬底10的底表面和平坦部分222之间存在小间隙。在某些实施例中，该间隙在从约0mm至约0.1mm的范围内。

根据该配置，可以在等离子体蚀刻期间防止等离子体pl的活性物质进入euv光掩模5的背部。因此，可以防止背部导电层45上的损坏。在该配置中，可以使用或可以不使用蚀刻硬掩模盖100。

图7示出了根据本公开的一个实施例的euv光掩模的蚀刻操作的示意图，以防止在等离子体蚀刻期间等离子体的活性物质进入euv光掩模的底部。

在一些实施例中，台子200的捕获环220的平坦部分222具有突起225，使得当euv光掩模5放置在电动卡盘的阴极230的突起235上时，衬底10的底表面与捕获环220的突起225接触，如图7所示。在一些实施例中，在衬底10的底表面和突起225之间存在小间隙。在某些实施例中，该间隙在从约0mm至约0.1mm的范围内。

在一些实施例中，突起225是线形图案并且沿着平坦部分222的整个圆周形成。在其他实施例中，多个突起225沿着平坦部分222的圆周离散地设置。在一些实施例中，突起225的突出量在从约0.1mm至约1.0mm的范围内。当使用突起225时，在euv光掩模5的衬底10与平坦部分222接触时，可以使捕获环220的平坦部分222与euv光掩模5的衬底10的底表面的接触面积最小化。在其他实施例中，在突起225和euv光掩模5的衬底10的底表面之间存在间隙。在某些实施例中，该间隙在从约0mm至约0.1mm的范围内。通过在台子200的平坦部分222上使用突起225，可以防止在等离子体蚀刻期间等离子体pl的活性物质进入euv光掩模5的背部。因此，可以防止背部导电层45上的损坏。在该配置中，可以使用或可以不使用蚀刻硬掩模盖100。

图8示出了根据本公开的一个实施例的euv光掩模的蚀刻操作的示意图，以防止在等离子体蚀刻期间等离子体的活性物质进入euv光掩模的底部。

在该实施例中，代替图7中所示的突起225，嵌入在凹槽中的o形环227用于与euv光掩模5的衬底10的底表面接触，该凹槽形成在台子200的捕获环220的平坦部分222上。o形环227由弹性材料制成，例如但不限于，橡胶(例如，丁二烯橡胶、丁基橡胶、乙烯丙烯二烯单体橡胶、或丁腈橡胶)、聚四氟乙烯(ptfe)、全氟弹性体或硅树脂。类似于线形突起225，o形环227的使用可以使台子200的平坦部分222与euv光掩模5的衬底10的底表面的接触面积最小化。在一些实施例中，o形环的直径在从约1mm至5mm的范围内。通过在台子200的平坦部分222上使用o形环227，可以防止在等离子体蚀刻期间等离子体pl的活性物质进入euv光掩模5的背部。因此，可以防止背部导电层45上的损坏。在该配置中，可以使用或可以不使用蚀刻硬掩模盖100。

应理解，并非所有优点都必须在本文中讨论，所有实施例或实例都不需要特别的优点，并且其他实施例或实例可以提供不同的优点。

例如，通过在用于euv光掩模5的蚀刻操作中使用可拆卸的蚀刻硬盖，euv光掩模5具有背部导电层以覆盖euv光掩模的边缘部分，可以防止在等离子体蚀刻期间等离子体的活性物质进入euv光掩模的侧部和背部。因此，可以防止背部导电层45上的损坏并防止产生颗粒或对电衬底夹持机构的不牢固地夹持。此外，通过使衬底的底表面与台子200的捕获环的平坦部分接触，可以防止在等离子体蚀刻期间等离子体的活性物质进入euv光掩模的背部。因此，可以防止背部导电层45上的损坏并防止产生颗粒或对电衬底夹持机构不牢固地夹持。

根据本公开的一个方面，在一种制造光掩模的方法中，在待蚀刻的光掩模的目标层上方形成具有电路图案的蚀刻掩模层。光掩模包括背部导电层。通过等离子体蚀刻来蚀刻目标层，同时防止等离子体的活性物质侵蚀背部导电层。在前述和后述的实施例中的一个或多个中，利用蚀刻硬盖覆盖目标层的边缘部分，同时目标层的待蚀刻的区域通过蚀刻硬盖的开口暴露。在前述和后述实施例中的一个或多个中，蚀刻硬盖是可重复使用的。在前述和后述实施例中的一个或多个中，蚀刻硬盖由陶瓷制成。在前述和后述的实施例中的一个或多个中，蚀刻硬盖具有框架形状、框架部分和侧框架，框架形状具有开口，框架部分限定开口，框架部分从侧框架延伸。在前述和后述实施例中的一个或多个中，框架部分覆盖边缘部分。在前述和后述实施例中的一个或多个中，框架部分的底表面与蚀刻掩模层接触。在前述和后述实施例中的一个或多个中，框架部分的底表面利用间隙而不与蚀刻掩模层接触。在前述和后述实施例中的一个或多个中，间隙等于或小于1mm。在前述和后述实施例中的一个或多个中，框架部分的底表面包括突起。在前述和后述实施例中的一个或多个中，突起是线形。在前述和后述实施例中的一个或多个中，突起与蚀刻掩模层接触。在前述和后述实施例中的一个或多个中，侧框架包括突起。在前述和后述实施例中的一个或多个中，突起是线形。在前述和后述实施例中的一个或多个中，突起与光掩模的侧表面接触。在前述和后述实施例中的一个或多个中，框架部分的底表面包括凹槽，o形环设置在凹槽中。在前述和后述实施例中的一个或多个中，o形环与蚀刻掩模层接触。在前述和后述实施例中的一个或多个中，侧框架包括凹槽，o形环设置在凹槽中。在前述和后述实施例中的一个或多个中，o形环与光掩模的侧表面接触。在前述和后述实施例中的一个或多个中，将光掩模放置在台子上，使得没有设置背部导电层的光掩模的底表面与台子接触。在前述和后述实施例中的一个或多个中，背部导电层与电动卡盘接触并且不与台子接触。在前述和后述实施例中的一个或多个中，台子包括与光掩模的底表面接触的突起。在前述和后述实施例中的一个或多个中，台子包括凹槽，在该凹槽中设置与光掩模的底表面接触的o形环。在前述和后述实施例中的一个或多个中，将光掩模放置在台子上，使得没有设置背部导电层的光掩模的底表面以等于或小于0.5mm的间隙放置在台子上方。

根据本公开的另一方面，用于euv光掩模制造操作的蚀刻硬盖由陶瓷制成。蚀刻硬盖具有框架形状、框架部分和侧框架，该框架形状具有开口，该框架部分限定开口，框架部分从侧框架延伸，并且框架部分的底表面和侧框架中的至少一个包括邻接部分，该邻接部分被配置为当蚀刻硬盖放置在光掩模上方时邻接光掩模。在前述和后述实施例中的一个或多个中，框架部分的底表面包括作为邻接部分的突起。在前述和后述实施例中的一个或多个中，突起是线形。在前述和后述实施例中的一个或多个中，侧框架包括作为邻接部分的突起。在前述和后述实施例中的一个或多个中，突起是线形。在前述和后述实施例中的一个或多个中，框架部分的底表面包括凹槽，o形环设置在凹槽中。在前述和后述实施例中的一个或多个中，侧框架包括凹槽，o形环设置在凹槽中。

根据本公开的另一方面，一种用于蚀刻光掩模的目标层的蚀刻装置包括掩模台子和电动卡盘，电动卡盘用于保持光掩模。掩模台子在掩模台子的平坦表面处包括与光掩模的底表面接触的突起。根据本公开的另一方面，一种用于蚀刻光掩模的目标层的蚀刻装置包括掩模台子和电动卡盘，电动卡盘用于保持光掩模。掩模盖包括凹槽，在该凹槽中设置与光掩模的底表面接触的o形环。

前述内容概述了若干实施例或实例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现本文介绍的实施例或实例的相同优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，他们可以在本文中进行各种改变、替换和变更。

示例1.一种制造光掩模的方法，包括：在待蚀刻的所述光掩模的目标层上方形成具有电路图案的蚀刻掩模层，所述光掩模包括背部导电层；以及通过等离子体蚀刻来蚀刻所述目标层，同时防止等离子体的活性物质侵蚀所述背部导电层。

示例2.根据示例1所述的方法，包括：利用蚀刻硬盖覆盖所述目标层的边缘部分，同时通过所述蚀刻硬盖的开口暴露所述目标层的待蚀刻的区域。

示例3.根据示例2所述的方法，其中，所述蚀刻硬盖是可重复使用的。

示例4.根据示例2所述的方法，其中，所述蚀刻硬盖由陶瓷制成。

示例5.根据示例2所述的方法，其中，所述蚀刻硬盖具有框架形状、框架部分和侧框架，所述框架形状具有所述开口，所述框架部分限定所述开口，所述框架部分从所述侧框架延伸。

示例6.根据示例5所述的方法，其中，所述框架部分覆盖所述边缘部分。

示例7.根据示例5所述的方法，其中，所述框架部分的底表面与所述蚀刻掩模层接触。

示例8.根据示例5所述的方法，其中，所述框架部分的底表面利用间隙而不与所述蚀刻掩模层接触。

示例9.根据示例8所述的方法，其中，所述间隙等于或小于1mm。

示例10.根据示例5所述的方法，其中，所述框架部分的底表面包括突起。

示例11.根据示例10所述的方法，其中，所述突起是线形。

示例12.根据示例10所述的方法，其中，所述突起与所述蚀刻掩模层接触。

示例13.一种制造光掩模的方法，包括：在待蚀刻的所述光掩模的目标层上方形成具有电路图案的蚀刻掩模层，所述光掩模包括背部导电层；将所述光掩模放置在蚀刻装置中的台子上，使得没有设置背部导电层的所述光掩模的底表面以等于或小于0.5mm的间隙放置在所述台子上方；以及在所述蚀刻装置中通过等离子体蚀刻来蚀刻所述目标层。

示例14.根据示例13所述的方法，其中，没有设置背部导电层的所述光掩模的所述底表面与所述台子接触。

示例15.根据示例14所述的方法，其中，所述台子包括与所述光掩模的所述底表面接触的突起。

示例16.根据示例14所述的方法，其中，所述台子包括凹槽，在所述凹槽中设置与所述光掩模的所述底表面接触的o形环。

示例17.根据示例13所述的方法，其中，没有设置背部导电层的所述光掩模的所述底表面不与所述台子接触。

示例18.根据示例13所述的方法，其中，所述背部导电层与电动卡盘接触并且不与所述台子接触。

示例19.根据示例18所述的方法，其中，所述间隙等于或小于0.2mm。

示例20.一种用于蚀刻光掩模的目标层的蚀刻装置，包括：掩模台子；以及电动卡盘，用于保持所述光掩模，其中，所述掩模台子在所述掩模台子的平坦表面处包括与所述光掩模的底表面接触的突起。