像素结构、阵列基板及像素结构制作方法
【技术领域】
[0001] 本发明涉及一种应用于图像显示的像素结构以及具有该像素结构的阵列基板。
【背景技术】
[0002] 液晶显示装置由于其具有重量轻、耗电少、辐射低和携带方便等优点而被广泛应 用在现代化信息设备，如显示器、电视、移动电话和数字产品等。
[0003] 就薄膜晶体管液晶显示器(TFT-IXD)而言，长期以来多以传统非晶硅做为TFT的主 要材料，如今已另有一选择，即使用多晶硅取代非晶硅并且有可能成为主流。这主要着眼于 不管是电子或空穴的移动速率(mobility)，多晶硅都要比非晶硅提供更佳的移动速率。除 此之外，多晶硅TFT还有一个优点是形成LCD面板的驱动电路(包含NM0S晶体管或PM0S晶体 管甚至于互补式金氧半晶体管CMOS)可以和像素面板的制造同时进行。由于上述因素，使用 多晶硅型TFT的液晶显示器可以提供更佳的切换速率，更具吸引力。
[0004] 多晶硅型TFT适用于多种液晶显示器，例如面内切换型（In-plane Switching， IPS)液晶显示器，或者多域垂直配向型(Multi-domain Vertical Alignment，MVA)液晶显 示器等。其中，在常见的MVA型液晶显示器中，像素结构包括一TFT和与之电连接的像素电 极。该像素电极区具有多个配向区域，每个配向区域分别具有一组彼此配向方向相同的配 向狭缝，以有效控制液晶分子的排列。不同配向区域的狭缝的配向方向不同，可使各配向区 对应的液晶分子呈现不同的倾倒方向，进而达到增加液晶显示器的广视角范围的目的。
[0005] 对于采用多晶硅型TFT的MVA液晶显示器而言，多晶硅型TFT的双栅极会占据较多 的空间，降低液晶显示器的开口率。并且，多晶硅层的配置可能会影响狭缝间的电力线，使 多晶硅层附近的液晶配向紊乱而导致画面产生暗纹。
【发明内容】
[0006]鉴于以上内容，有必要提供一种多晶娃型液晶显不器的像素结构，能够提尚开口 率和避免画面产生暗纹。
[0007] 进一步，提供一种包括前述像素结构的阵列基板。
[0008] 进一步，提供一种制作前述像素结构的方法。
[0009] -种像素结构，包括： 多条平行排列且相互绝缘的扫描线； 多条平行排列且相互绝缘的数据线，该多条数据线与该扫描线交叉以限定多个像素， 每个像素包括： 一像素电极，该像素电极位于相邻的两条扫描线与相邻的两条数据线构成的区域内； 及 一薄膜晶体管，该薄膜晶体管包括双栅极、源极以及漏极，该双栅极包括第一栅极与第 二栅极，该第一栅极至少部分与该数据线重叠并且与该扫描线电性导通，部分扫描线作为 该第二栅极，该源极电性连接该数据线，该漏极电性连接该像素电极。
[0010] 进一步，提供一种包括上述像素结构的阵列基板。
[0011] -种如前述像素结构的制作方法，该制作方法包括： 在一第一基板上形成该双栅极、扫描线及覆盖该双栅极的栅极绝缘层； 在该栅极绝缘层上形成一多晶硅层； 掺杂该多晶娃层并形成导电杂质掺杂半导体层； 图案化导电杂质掺杂半导体层，以该双栅极为掩膜，自第一基底远离该双栅极的一侧 再次掺杂该导电杂质掺杂半导体层，其中，未被该双栅极遮蔽的导电杂质掺杂半导体层进 一步掺杂为导体，被该双栅极遮蔽的导电杂质掺杂半导体层未被掺杂； 形成至少一绝缘材料层，图案化该绝缘材料层并形成多个开口从而形成一层间绝缘 层，部分该半导体层自该开口曝露出，在对应该开口位置形成该源极、数据线以及漏极； 在该绝缘材料层形成该像素电极。
[0012] 相较于现有技术，双栅极中形成栅极通道的两个栅极分别至少部分与扫描线以及 数据线重叠，有效降低栅极占用像素电极的显示空间，有效提升了开口率。通过将部分多晶 硅层对应设置于像素电极的第一狭缝组和第二狭缝组之间，可避免该多晶硅层引起像素电 极的电力线不均从而引起画面产生过多暗纹。
【附图说明】
[0013] 图1为本发明一较佳实施例中液晶显示装置的侧面结构示意图。
[0014] 图2为图1所示液晶显示装置中像素结构的平面结构示意图。
[0015] 图3为图2所示阵列基板沿II-II线之剖面结构示意图。
[0016] 图4为制作图1所示像素结构的方法流程图。
[0017] 主要元件符号说明
【具体实施方式】
[0018] 下面结合附图具体说明本发明，本发明涉及显示装置，该显示装置采用薄膜晶体 管阵列进行驱动。为便于后续说明，以液晶显示装置为例进行说明。
[0019] 图1为本发明较佳实施方式的液晶显示装置的侧面结构示意图。本实施方式中，该 液晶显示器以多域垂直配向型(Multi-domain Vertical Alignment，MVA)液晶显示器为例 进行说明。
[0020]如图1所示，液晶显示装置100包括阵列基板10、液晶层20以及彩膜基板30,其中， 液晶层20夹设于阵列基板10与彩膜基板30之间。
[0021] 进一步，阵列基板10包括依次层叠设置的第一基底101、缓冲层102、像素结构层 103。其中，像素结构层103包括呈阵列排布的像素结构11。彩膜基板30依次包括层叠设置的 第二基底301、彩色滤光层302以及控制元件层303。阵列基板10与彩膜基板30相互配合控制 液晶层20中液晶分子的旋转方向，从而达成液晶显示装置100进行图像显示的功能。
[0022] 请参阅图2,其为阵列基板10中像素结构层103部分像素结构的平面结构示意图。 [0023]像素结构11包括:多条扫描线GL、多条数据线DL、多条公共电极线CL、薄膜晶体管 110以及像素电极112。该多条扫描线GL彼此平行且相互绝缘，并沿第一方向X(水平方向）延 伸。该多条公共电极线CL彼此平行，并与该扫描线GL大致平行，位于二相邻的扫描线GL之 间。该多条数据线DL彼此平行且相互绝缘，并沿第二方向Y(竖直方向）延伸，并与该多条扫 描线GL交叉以限定多像素111。每个像素111至少包括一薄膜晶体管110和一与之电连接的 像素电极112。其中，该第一方向X与第二方向Y相互垂直。
[0024]该像素电极112包括多个狭缝，该狭缝包括第一狭缝组12A和第二狭缝组12B。该像 素电极112的第一狭缝组12A和第二狭缝组12B之间为一中心电极条12C，该中心电极条12C 与该数据线DL大致平行，并且该第一狭缝组12A和第二狭缝组12B以中心电极条12C为对称 分布。
[0025] 第一狭缝组12A和第二狭缝组12B还包括两个具有不同的配向角度的配向区。也就 是说，该像素电极112共包括四个配向区域，但不限于此。不同配向区域的狭缝的配向方向 不同，可使各配向区域对应的液晶分子呈现不同的倾倒方向，进而增加液晶显示器的广视 角范围。
[0026] 该薄膜晶体管110包括双栅极14、源极16、漏极17和半导体层18,构成一底栅型 (Bottom Gate)薄膜晶体管。
[0027] 该双栅极14包括第一栅极141和第二栅极142,其中，该第一栅极141在邻近数据线 DL的区域垂直连接于扫描线GL，并且部分与该数据线DL重叠；部分扫描线GL作为该第二栅 极142,从而使得第二栅极142完全平行于扫描线GL整体方向，当然，第一栅极141与该扫描 线GL电性导通。
[0028]该源极16位于数据线DL上，并且电性连接该数据线DL。该漏极17电性连接该像素 电极112,同时该漏极17与该公共电极线CL部分重叠，以和公共电极线CL之间形成一存储电 容(未标示）。该半导体层18位于该源极16和该漏极17之间，整体呈一L型分布。本实施例中， 半导体层18为低温多晶硅材料层。
[0029] 图3是图2所示的像素结构11沿II-II线的剖面结构示意图。请同时参阅图2-3,自 源极16开始至漏极17,分别对应源极16、双栅极14以及漏极17,该半导体层18包括依序排列 的导电杂质掺杂源极区18A、第一栅极通道18B、第一导电杂质掺杂区18C、第二栅极通道 18D、第二导电杂质掺杂区18E以及导电杂质掺杂漏极区18F。
[0030] 其中，导电杂质掺杂源极区18A、第一栅极通道18B、第一导电杂质掺杂区18C、第二 栅极通道18D沿第一方向X排列，第二导电杂质掺杂区18E以及导电杂质掺杂漏极区18F沿第 二方向Y排列，从而构成该L型结构。第二导电杂质掺杂区18E对应于第一狭缝组12A和第二 狭缝组12B之间的中心电极条12C。本实施例中，该导电杂质掺杂可以为η型掺杂或p型掺杂。
[0031] 该导电杂质掺杂源极区18Α位于该源极16下方，并通过一第一接触孔15Α与该源极 16电连接。类似地，该导电杂质掺杂漏极区18F位于该漏极17下方，通过一第二接触孔15Β与 该漏极17电连接，同时，漏极17还通过一第三接触孔19Α与像素电极112电性连接，以向像素 电极112传输显不信号。
[0032]对应于第一栅极141，该第一栅极通道18Β平行数据线DL并部分与数据线DL重叠， 对应第二栅极142,第二栅极通道18D与扫描线GL全部重叠，有效降低双栅极14与像素电极 112的重叠区域，即降低第一栅极通道18Β与第二栅极通道18D占用显示区域的空间，为像素 111预留更大的显不空间，有效提尚像素的开口率。
[0033] 该第一导电杂质掺杂区18C位于第一栅极通道18Β和第二栅极通道18D之间，以降 低栅极通道之间的阻