晶圆级封装中的多接合的制作方法

专利名称：晶圆级封装中的多接合的制作方法
技术领域：
本发明涉及半导体技术，更具体地，涉及晶圆级封装中的多接合。
背景技术：
晶圆级封装(WLP)技术提供了晶圆级的半导体器件封装。WLP已应用于多种技术， 包括3D集成电路(IC)、芯片级封装(CSP)器件、以及微机电系统(MEMQ。使用WLP技术的潜在优势包括提升电特性、提供改善的密度、减小器件尺寸、降低成本、以及虑及晶圆级的附加测试。然而，当前的WLP技术及其提供的晶圆制造和封装工艺均存在很多限制。封装的方法(例如，保护器件并向外部提供互连件接口)可以与用于形成器件的工艺相兼容。例如，特定的接合(BONDING)材料不再与某些制造工艺相兼容(例如，互补金属氧化物半导体 (CMOS))。此外，目前的WLP解决方案被限制用于覆盖(CAP)薄MEMS层，具有增大的泄漏通路，且具有不良的接合效果。

发明内容
为解决上述问题，本发明提出了一种方法，包括以下步骤提供包含第一接合层的微机电系统(MEMQ衬底；提供包含第二接合层的半导体衬底；提供包含第三接合层的盖； 在第一接合层和第二接合层处将MEMS衬底接合至半导体衬底；以及在第二接合层和第三接合层处将盖接合至半导体衬底，以紧密地封装盖与半导体衬底之间的MEMS衬底。其中，半导体衬底包括使用互补金属氧化物半导体(CM0Q工艺形成的集成电路。其中，第一接合层包括选自铝、钛、镍、硅、或其结合的材料。其中，第二接合层包括选自铝、钛、镍、铜、金、银、铟、锡、或其结合的材料。其中，第三接合层包括选自锗、硅、或其结合的材料。其中，通过熔化接合将MEMS衬底接合至半导体衬底。其中，MEMS衬底包括验证体，在将MEMS衬底接合至半导体衬底之后，从MEMS衬底蚀刻验证体。其中，第二接合层是半导体衬底的多层互连件(MLI)的一部分，以及其中，MEMS衬底和盖均被接合至MLI的顶层。该方法进一步包括形成通过半导体衬底至MLI的底层的互连件。此外，还提供了一种方法，包括以下步骤提供包含第一接合层的微机电系统 (MEMS)器件；提供包含第二接合层的互补金属氧化物半导体(CM0Q器件；提供包含第三接合层的盖；在第一接合层和第二接合层处将MEMS衬底接合至CMOS器件，以将MEMS器件电连接至CMOS器件；以及在第二接合层和第三接合层处将盖接合至CMOS器件，以紧密地封装盖与CMOS器件之间的MEMS器件。其中，第一接合层包括选自铝、钛、镍、硅、或其结合的材料。其中，第二接合层包括选自铝、钛、镍、铜、金、银、铟、锡、或其结合的材料。其中，第三接合层包括选自锗、硅、或其结合的材料。
此外，还提供了一种器件，包括微机电系统(MEMS)衬底，包含第一接合层；半导体衬底，包含第二接合层，通过第一接合层和第二接合层处的接合将半导体衬底电连接至 MEMS衬底；以及盖，包含第三接合层，通过第二接合层和第三接合层处的接合将盖连接至半导体衬底，其中，MEMS衬底被紧密地封装在盖与半导体衬底之间。其中，第一接合层包括选自铝、钛、镍、硅、或其结合的材料。其中，第二接合层包括选自铝、钛、镍、铜、金、银、铟、锡、或其结合的材料。其中，第三接合层包括选自锗、硅、或其结合的材料。其中，第二接合层是多层互连件(MLI)的一部分，以及其中，MEMS衬底和盖均被接合至MLI的顶层。该器件进一步包括通过半导体衬底到MLI的底层的互连件。其中，MEMS衬底的厚度大于约50微米，半导体衬底包括具有至少一个互补金属氧化物半导体(CM0Q部件的集成电路。


本公开的各方面可以从下文的详细说明以及附图的描述中得到更透彻的阐述。应理解，根据工业的标准实践，其各种功能部件并非是按比例绘制的。实际上，为了得到清楚的描述，各种功能部件可以被随意地增大或缩小。图1是用于制造包含多接合衬底的MEMS器件的方法的实施例的流程图。图2A-2G是根据本公开各方面的制造的各阶段的MEMS器件的截面图。图3是根据本公开的另一实施例的MEMS器件的截面图。图4是根据本公开的又一实施例的MEMS器件的截面图。
具体实施例方式应理解，下面的公开提供了许多不同的实施例或实例，用于实现各种实施例的不同特征。下面将描述各部件以及配置的特定实例，以简化本公开。当然，这仅是实例，并指是为了构成限定。此外，本公开可以在各实例中重复使用参考标记和/或字母。这种重复仅是为了简明的目的，且其本身不能表明所讨论的各实施例和/或配置的任何关系。应理解，可以仅简单描述器件的多个工艺步骤和/或功能部件，因为这些步骤和/ 或功能部件是被本领域技术人员所公知的。此外，可以增加附加的处理步骤或功能部件，且可以移除和/或改变某些随后的处理步骤或功能部件而仍可以实现这些权利要求。因此， 随后的描述可以被理解为仅是进行示例，并不旨在表示一个或多个步骤或功能部件是必须的。还应理解，本公开总体上涉及晶圆级封装(WLP)，涉及对衬底的封装。本文所述的衬底可以有各种形式，包括但不限于具有集成电路的晶圆(或其部分)，包括由基于CMOS的工艺形成的集成电路、芯片(DIE) ,MEMS衬底、覆盖衬底、其上形成有CMOS器件和MEMS器件的单个衬底等等。此外，如上所述，本文所述的特定实施例仅是示例性的，不用来进行限定。 例如，涉及作为MEMS衬底、CMOS衬底等的衬底的实施例仅是示例性的，并不旨在将本公开限制在某一特定技术范畴内。参照图1，流程图示出了用于制造包含多接合衬底的MEMS器件的方法的实施例。该方法100起始于方框102，其中，提供了包含第一接合层的MEMS器件。包含MEMS器件的衬底在本文中可以称作MEMS衬底。因此，所提供的MEMS衬底包括MEMS器件或其部分。MEMS 衬底可以是包含MEMS器件、特征和/或功能的硅晶圆。MEMS衬底可以是晶圆或含MEMS特征或功能的多个晶圆的结合。MEMS衬底可以备选地或附加地包括其他基本半导体，如锗。 MEMS衬底还可以包括化合物半导体，如碳化硅、砷化镓、砷化铟、磷化铟等。MEMS衬底包括第一接合层。在实施例中，第一接合层包括硅。第一接合层组合物的实例包括非晶硅、多晶硅、非晶硅与多晶硅的结合、掺杂一种或多种杂质的硅、以及其他适合的基本基于硅的组合物。第一接合层可以通过物理气象沉积(PVD)、化学气象沉积 (CVD)、蒸发、电子束蒸发(E-枪)、离子束、能量束、其结合以及其他适合的沉积工艺来形成。用于形成第一接合层的其他制造技术可以包括照相平版印刷工艺和/或用于对接合层进行图案化的蚀刻。在实施例中，形成第一接合层随后或同时用杂质进行掺杂。可以执行掺杂，以提升相关器件的电特性(例如，减小偏压)。示例性的杂质包括硼、磷、砷、和/或其他本领域公知的合适的掺杂物。在实施例中，第一接合层或其部分包含在MEMS器件中。在备选实施例中，在完成制造MEMS器件之后，在该MEMS器件上形成第一接合层。在实施例中，第一接合层可以是上面描述过的基本上基于硅的层。例如，基本上基于硅的层可以包括非晶硅和/或多晶硅。在备选实施例中，第一接合层可以是基本上基于铝的层。在其他实施例中，第一接合层可以包含钛、镍、硅、其合金、或其结合。方法100继续至104，其中，提供了含有第二接合层的半导体衬底。提供的半导体衬底包括诸如含金属氧化层半导体场效应管(MOSFET)的集成电路(IC)的半导体器件，包括互补的MOSFET (CMOS) ,CMOS图像传感器(CIS)、MEMS、和/或其他合适的有源和/或无源器件。在实施例中，半导体衬底包括由基于CMOS的工艺设计和形成的IC (或其部分)。CMOS 衬底可以是其上形成有由基于CMOS技术实现(例如设计和制造)的一个或多个半导体器件的任意衬底(例如，晶圆)。半导体衬底(包含使用其他半导体制造技术形成的器件)还处于所描述的方法及本公开的范围中。在一个实例中，半导体衬底是硅晶圆。半导体衬底可以备选地或附加地包括其他基本半导体，如锗。半导体衬底还可以包括化合物半导体，如碳化硅、砷化镓、砷化铟、磷化铟等。半导体衬底典型地包括提供半导体器件或其部分的形成在其上的多个功能部件。半导体衬底包括第二接合层。在实施例中，第二接合层包括铝。第二接合层的实例组合物包括铜铝合金、铜硅铝合金、和/或其他适合的基本基于铝的组合物。基本基于铝的第二接合层可以通过CVD、物理气象沉积(喷溅)、电镀、和/或其他适合的工艺形成。用于形成接合层的其他制造技术可以包括照相平版印刷工艺和/或用于对接合层进行图案化的蚀刻。在实施例中，第二接合层或其部分是半导体器件的多层互连件(MLI)结构的一部分。MLI包括设置在多金属层的水平导电功能部件(金属线)和垂直导电功能部件，诸如触点和通孔。通孔被配置用于连接不同金属层上的两根金属线。触点被配置用于连接金属线和衬底。在实施例中，第二接合层被形成为设置在CMOS衬底上的半导体器件的一部分(例如，MLI的一部分)。在实施例中，如上所述，第二接合层可以是基本上基于铝的层。在备选实施例中，第二接合层可以包括钛、镍、铜、金、银、铟、锡、其合金、或其结合。在又一实施例中，第二接合层可以是基本上基于硅的层。之后，方法100进入到方框106，其中，提供了包含第三接合层的盖(CAP)。在一个实施例中，盖包括支撑(STAND-OFF)部件，用于围绕并提供被封装的MEMS器件的腔。在一个实施例中，盖不包括集成电路。盖可以包括硅或其他基本半导体，如锗。半导体衬底还可以包括化合物半导体，如碳化硅、砷化镓、砷化铟、磷化铟等。盖包括第三接合层。在实施例中，第三接合层包括硅。第三接合层组合物的实例包括非晶硅、多晶硅、非晶硅与多晶硅的结合、掺杂一种或多种杂质的硅、以及其他基本适合的基于硅的组合物。第三接合层可以通过物理气象沉积(PVD)、化学气象沉积(CVD)、蒸发、电子束蒸发(E-枪)、离子束、能量束、其结合、和/或其他适合的沉积工艺来形成。用于形成第三接合层的其他制造技术可以包括照相平版印刷工艺和/或用于对接合层进行图案化的蚀刻。在其他实施例中，第三接合层可以包括锗。之后，方法100进入方框108，其中，在半导体衬底和MEMS衬底之间执行接合处理。 特别地，方框102中提供的MEMS衬底的第一接合层与方框104中提供的半导体衬底的第二接合层进行接合。在进行接合时，半导体衬底与MEMS衬底被物理地接合(例如，连接)。接合可以由固相反应(SOLID-PHASE REACTION)提供。在一个实例中，低熔点接合或扩散接合 (DIFFUSION BOND)对第一和第二接合层进行接合。在实施例中，在半导体衬底和MEMS衬底之间(或其上形成的器件)的一个或多个接合区域处(例如，衬底之间的物理接口区域)， 接合提供电接口。在实施例中，在非导电层(例如，绝缘层)上形成接合区域处的一个或多个接合层，且在该区域处不提供电接口。在一个实例中，第一接合层和第二接合层可以分别包括钛铝合金和铝、镍和铝、硅和铝、或硅和钛。之后，方法100进入方框110，其中，在半导体衬底和盖之间执行接合处理。特别地，方框104中提供的半导体衬底的第二接合层与方框106中提供的盖的第三接合层进行接合。在进行接合时，半导体衬底与盖被物理地接合(例如，连接)。接合可以由固相反应 (SOLID-PHASE REACTION)提供。在一个实例中，低熔点接合或粘结接合(ADHESIVE BOND) 对第二和第三接合层进行接合。在实施例中，在非导电层(例如，绝缘层)上形成接合区域处的一个或多个接合层，且在该区域处不提供电接口。接合至半导体衬底的盖紧密地密封了盖与半导体衬底之间的腔内的MEMS衬底。在一个实例中，第二接合层和第三接合层可以分别包括铝和锗、铜铝合金和锗、金合金和硅、银合金和硅、铟合金和硅、或者锡合金和硅。方框108和110中所述的接合处理可以在形成气体和/或其他可控环境的同时进行。形成气体的实例包括氩气、氮气(N2)、氢气(H2)、氮氢混合物、和/或其他适合的气体。 形成气体可以用于对接合层进行去氧化。在一个实施例中，第一和第二接合层之间的接合处理的处理参数包括处理温度在约250摄氏度与约700摄氏度之间，处理压力在约10KN 和约90KN之间，处理时间在约5分钟和约30分钟之间。在一个实施例中，第二和第三接合层之间的接合处理的处理参数包括处理温度在约200摄氏度与约500摄氏度之间，处理压力在约10KN和约90KN之间，处理时间则小于15分钟。在实施例中，在接合处理之前执行表面清洁。表面清洁可以包括湿蚀刻、干蚀刻、 或其结合。在实施例中，执行接合后热处理(例如，退火)。方法100可以用于实现各种实施例。例如，在一个实施例中，在MEMS衬底上提供基本上基于硅的接合层，以及在CMOS衬底上提供基本上基于铝的接合层。这些衬底和接合层使用上述方法接合在一起。在另一实施例中，在CMOS衬底上设置基本上基于硅的接合层，以及在MEMS衬底上设置基本上基于铝的接合层。这些衬底和对应的接合层使用上述方法接合在一起。在又一实施例中，本文所述的方法可以应用于多个MEMS衬底、多个CMOS衬底、和/或其任意结合的接合。(应注意，在如上所述应用于两个衬底的接合的同时，本文所述的方法和器件均可以改进用于接合任意数量的衬底。)现参照图2A至图2G，截面图示出了根据本公开各方面的制造各阶段的MEMS器件。 图2A示出了包含衬底202和第一接合层204的MEMS衬底200。在实施例中，如上所述，MEMS 衬底200和第一接合层204基本对应于方法100的方框102。特别地，MEMS衬底200包括MEMS器件或其部分。MEMS衬底可以是包含MEMS器件、 部件和/或功能的硅晶圆。MEMS衬底可以是晶圆或含MEMS特征或功能的多个晶圆(包括其部分)的结合。衬底202可以包括硅，或者备选地或附加地，包括其他基本半导体，如锗。 衬底202还可以包括化合物半导体，如碳化硅、砷化镓、砷化铟、磷化铟等。在实施例中，第一接合层204包括硅。第一接合层组合物的实例包括非晶硅、多晶硅、非晶硅与多晶硅的结合、掺杂一种或多种杂质的硅、以及其他适合的基本基于硅的组合物。第一接合层204可以通过物理气象沉积(PVD)、化学气象沉积(CVD)、蒸发、电子束蒸发 (E-枪)、离子束、能量束、其结合以及其他适合的沉积工艺来形成。可以执行掺杂，以提升相关器件的电特性(例如，减小偏压)。示例性的杂质包括硼、磷、砷、和/或其他本领域公知的合适的掺杂物。在实施例中，如上所述，第一接合层204或其部分可以是基本上基于硅的层。例如，基本上基于硅的层可以包括非晶硅和/或多晶硅。在实施例中，第一接合层204是用热处理(例如，退火工艺)预处理(例如，在接合前)的非晶硅层。热处理可以将层或其部分转换为多晶硅层。在备选实施例中，第一接合层可以是基本上基于铝的层。在其他实施例中，第一接合层可以包含钛、镍、硅、其合金、或其结合。在实施例中，形成第一接合层，随后或同时用掺杂物进行掺杂。在一个实施例中，衬底202的厚度大于约5微米，在另一实施例中，衬底202的厚度大于约50微米。优选地，本发明虑及厚MEMS的盖，其是与限制在薄MEMS层(诸如小于 5微米厚的层)的传统方法和技术相比的。图2B示出了进行图案化后的第一接合层204。该图案被设计为与半导体衬底(诸如多个接合区域处的CMOS衬底)物理和/或电连接。第一接合层204的蚀刻可以包括照相平版印刷工艺和/或用于对接合层进行图案化的蚀刻。在一个实施例中，在接合处理之前，清洁MEMS衬底和/或CMOS衬底。清洁处理可以包括湿蚀刻/清洁和/或干蚀刻处理。示例的湿蚀刻/清洁处理包括暴露至含稀释HF 的氢氟酸(HF)中。示例的干蚀刻处理包括氩气喷溅(ARGON SPUTTERING)和等离子体蚀刻处理。清洁处理可以包括其他适合的处理，诸如去离子化的水冲洗和干燥处理(例如，离心取水)。清洁可以用于对接合层进行去氧化。图2C示出了将MEMS衬底200接合至半导体衬底300，在一个实施例中，包括衬底 302、MLI304、隔离层306 (例如，互连件层电解质(ILD))和第二接合层308。特别地，MEMS 衬底200的第一接合层204被接合至半导体器件300的第二接合层308。接合生成提供衬底物理连接的接合区域，其可以包括衬底之间的机械和/或电连接。在实施例中，一个或多个接合区域(例如，图2D中的接合区域309A)提供了半导体衬底300和MEMS衬底200或其上形成的器件之间提供电连接。在实施例中，如上所述，半导体衬底300和第二接合层308基本对应于方法100的方框104。特别地，所提供的半导体衬底300包括半导体器件，如包含诸如含金属氧化层半导体场效应管(MOSFET)的集成电路(IC)的半导体器件，包括互补的MOSFET (CMOS)、CMOS 图像传感器(CIShMEMSjn/或其他合适的有源和/或无源器件。在实施例中，半导体衬底 300包括由基于CMOS的工艺设计和形成的IC(或其部分)。其可以称作CMOS衬底或CMOS 器件。CMOS衬底可以是其上形成有由基于CMOS技术实现(例如设计和制造)的一个或多个半导体器件的任意衬底(例如，晶圆)。半导体衬底(包含使用其他半导体制造技术形成的器件)还处于所描述的方法及本公开的范围中。在一个实例中，衬底302是硅晶圆。衬底302可以备选地或附加地包括其他基本半导体，如锗。衬底302还可以包括化合物半导体，如碳化硅、砷化镓、砷化铟、磷化铟等。半导体衬底300典型地包括形成在其上的用于提供半导体器件或其部分的多个功能部件。在实施例中，第二接合层308包括铝。第二接合层的实例组合物包括铜铝合金、 铜硅铝合金、和/或其他适合的基本基于铝的组合物。基本基于铝的第二接合层可以通过 CVD、物理气象沉积(喷溅)、电镀、和/或其他适合的工艺形成。用于形成接合层的其他制造技术可以包括照相平版印刷工艺和/或用于对接合层进行图案化的蚀刻。在实施例中， 第二接合层308或其部分是半导体器件的多层互连件(MLI)结构304的一部分。MLI 304 包括设置在多金属层的水平导电功能部件(金属线)和垂直导电功能部件，诸如触点和通孔。通孔被配置用于连接不同金属层上的两根金属线。触点被配置用于连接金属线和衬底。在实施例中，第二接合层被形成为设置在CMOS衬底上的半导体器件的一部分(例如，MLI的一部分)。在实施例中，如上所述，第二接合层可以是基本上基于铝的层。在备选实施例中，第二接合层308可以包括钛、镍、铜、金、银、铟、锡、其合金、或其结合。在又一实施例中，第二接合层308可以是基本上基于硅的层。如图2C所示，第二接合层308是图案化的层。该图案被设计为与多个接合区域处的MEMS衬底(例如，电学地或物理地)连接。图2C还示出了第二接合层308包括设置在绝缘层306上的部分308B。绝缘层306可以包括诸如氧化硅、氮化硅、氮氧化硅、旋涂玻璃膜 (SOG)、低K材料、掺氟硅酸盐玻璃膜(FSG)、掺碳硅酸盐玻璃膜、黑、4占 (美国加州圣克拉拉应用材料公司)、干凝胶、气凝胶、非晶氟碳、聚对二甲苯、BCB (二 -苯并环丁烯)、SILK (美国密西根米德兰DOW化学公司)、聚酰亚胺、和/或其他适合的材料。可以通过诸如旋转涂覆、00)、和/或其他适合的处理的方法来形成绝缘层306。在一个实施例中，可以通过可以购买到的晶圆接合器(BONDER)来形成接合，以在第一和第二接合层之间形成低熔点或扩散接合。在实施例中，接合的处理温度在约250摄氏度到约700摄氏度之间。在实施例中，处理时间在约5分钟和约30分钟之间。在实施例中，接合压力在约10KN和约90KN之间。这些处理参数仅是示例性的。可以在受控的环境内(例如，在形成气体的同时)执行接合。形成气体的实例包括AR、N2, H2, HE、N2/H2、及其结合。在接合之前，典型地进行排列(ALIGNMENT)处理。图2D示出了连接的第一和第二接合层204、308，使得提供了两层之间的接口(例如，接合区域)。在一个实施例中，第一接合层204和第二接合层308可以分别包括钛铝合
8金和铝、镍和铝、硅和铝、或硅和钛。除机械连接外，由第一和第二接合层204、308形成的接合区域可以提供电连接。 例如，接合区域309A示出了电连接，而接合区域309B仅示出了机械连接。接合层308B设置在半导体衬底300的绝缘材料306上。接合的衬底200和300之后可以退火。退火处理的示例性处理条件包括温度在约400摄氏度和约500摄氏度之间。图2D还示出了蚀刻MEMS衬底202以形成验证体(PROOF MASS) 206，其可以提供用于测量MEMS器件所导向的变量的参考体。MEMS衬底202可以通过本领域公知的不同的图案化和蚀刻技术来蚀刻，诸如各种深反应离子蚀刻(DRIE)和照相平版印刷工艺图案化和蚀刻技术。图2E示出了将半导体衬底300接合至盖400，在一个实施例中包括支撑部件402 和第三接合层404。特别地，盖400的第三接合层404被接合至半导体器件300的第二接合层308。支撑部件402可以被配置为提供适合的腔406，以封装MEMS衬底200。接合生成提供MEMS衬底和盖的物理/机械连接的区域，以紧密地封装由接合的盖400和半导体衬底 300产生的腔406中的MEMS衬底200。在实施例中，如上所述，盖400和第三接合层404基本对应于方法100的方框106。 特别地，在一个实施例中，盖400不包括集成电路。盖400可以包括硅或其他基本半导体， 如锗。盖400还可以包括化合物半导体，如碳化硅、砷化镓、砷化铟、磷化铟等。在实施例中，第三接合层404包括硅。第三接合层组合物的实例包括非晶硅、多晶硅、非晶硅与多晶硅的结合、掺杂一种或多种杂质的硅、以及其他适合的基本基于硅的组合物。第三接合层可以通过物理气象沉积(PVD)、化学气象沉积(CVD)、蒸发、电子束蒸发 (E-枪)、离子束、能量束、其结合以及其他适合的沉积工艺来形成。用于形成第三接合层的其他制造技术可以包括照相平版印刷工艺和/或用于对接合层进行图案化的蚀刻。在其他实施例中，第三接合层可以包括锗。在实施例中，第三接合层404包括硅、锗、或其结合。在一个实施例中，可以通过可以购买到的晶圆接合器来形成接合，以影响第二和第三接合层之间的低熔点接合。在实施例中，接合的处理温度在约200摄氏度到约500摄氏度之间。在实施例中，处理时间少于约15分钟。在实施例中，接合压力在约IOKN和约90KN 之间。这些处理参数仅是示例性的。可以在受控的环境内(例如，在形成气体的同时)执行接合。形成气体的实例包括AR、N2, H2, HE、N2/H2、及其结合。在接合之前，典型地进行排列(ALIGNMENT)处理。在备选实施例中，盖可以通过粘结接合(例如，在苯并环丁烯(BCB)/ 聚酰亚胺(PI)接合层之间)接合至半导体衬底。图2F示出了连接第二和第三接合层308、404，之后在一个实例中通过芯片切割机 408切割一部分盖400。在一个实例中，第二接合层308和第三接合层404可以分别包括铝和锗、铜铝合金和锗、金合金和硅、银合金和硅、铟合金和硅、或者锡合金和硅。图2G示出了 MEMS器件500包含接合至半导体衬底300的MEMS衬底200，以提供衬底间的电和/或机械连接，而盖400接合至半导体衬底300，以紧密地封装腔406内的MEMS 衬底200。现在参照图3，示出了另一 MEMS器件600，包含接合至半导体衬底300的MEMS衬底200，用于提供衬底之间的电和/或机械连接；以及接合至半导体衬底300的盖400，用于紧密地封装腔406内的MEMS衬底200。如前文所述的对应于图1和图2A至图2G的相似处理、结构、和功能部件可以全部应用于该实施例中，故其说明不再赘述。在本实施例中， MEMS衬底200不包括不同的接合层，备选地，衬底202被熔化(FUSION)接合至半导体器件 300的绝缘层306。在一个实施例中，衬底202包括硅，而绝缘层306包括氧化硅。在一个实施例中，接合处理参数包括处理温度在约20摄氏度与约200摄氏度之间，处理时间少于约10分钟，处理压力少于约5KN。现在，参照图4，示出了另一 MEMS器件700，包含接合至半导体衬底300的MEMS 衬底200，用于提供衬底之间的电和/或机械连接；以及接合至半导体衬底300的盖400，用于紧密地封装腔406内的MEMS衬底200。如前文所述的对应于图1和图2A至图2G的相似处理、结构、和功能部件可以全部应用于该实施例中，故其说明不再赘述。在本实施例中，半导体衬底300包括互连件(INTERCONNECT) 310，其设置通过衬底302并连接至MLI 304的底层。一个或多个已描述的实施例可以提供相对于现有技术的多个优点。本公开的多接合虑及在衬底之间生成稳定的电和机械连接的同时减小泄漏通路。第一接合处理在衬底之间提供机械和/或电连接，另一接合处理提供腔，并封装以覆盖MEMS器件，从而分割接合的不同需求。这样的接合方案虑及使用优化的材料，这是为了导电性、接合强度或除紧密性之外的其他目的。此外，这样的接合方案虑及使用CMOS可兼容材料(例如，铝，其在CMOS处理中是标准的)。因此，在实施例中，可以实现晶圆级接合，而不需为CMOS衬底附加任意处理层。此外，本封装方案虑及较厚的微结构，该结构通过单个接口使用单个结构的盖进行覆盖，其提供了稳定的器件并减小了泄漏通路。虽然本文示出的实施例可以描述和/或示出沉积在衬底上的单个接合层，但是这不是必须的，且可以对任意多个层进行图案化，以在衬底之间形成一个或多个接合区域。因此，本公开提供了一种用于制造含多接合衬底的MEMS器件的方法。在一个实施例中，该方法包括提供包含第一接合层的微机电系统(MEMQ衬底；提供包含第二接合层的半导体衬底；以及提供包含第三接合层的盖。该方法还包括在第一和第二接合层处将 MEMS衬底接合至半导体衬底；以及在第二和第三接合层处将盖接合至半导体衬底，以紧密的封装盖与半导体衬底之间的MEMS衬底。本公开还提供了一种MEMS器件。在一个实施例中，该器件包括微机电系统 (MEMS)衬底，包含第一接合层；半导体衬底，包含第二接合层，通过第一和第二接合层处的接合将MEMS衬底电连接至半导体衬底。该器件还包括盖，包含第三接合层，该盖通过第二和第三接合层处的接合连接至半导体衬底，其中，MEMS衬底被紧密的封装在盖与半导体衬底之间。尽管已经详细地描述了本公开的实施例，但本领域的技术人员应理解，可以在不背离本公开主旨和范围的前提下，做各种不同的改变、替换和更改。因此，所有这些改变、替换和更改均应包括在所附权利要求限定的本公开的范围内。在权利要求中，装置加功能的句式旨在覆盖本文描述的用于执行所述功能的结构，不仅包括结构上的等效物，还包括等效的结构。
权利要求
1.一种方法，包括以下步骤提供包含第一接合层的微机电系统(MEMQ衬底； 提供包含第二接合层的半导体衬底； 提供包含第三接合层的盖；在所述第一接合层和所述第二接合层处将所述MEMS衬底接合至所述半导体衬底；以及在所述第二接合层和所述第三接合层处将所述盖接合至所述半导体衬底，以紧密地封装所述盖与所述半导体衬底之间的所述MEMS衬底。
2.根据权利要求1所述的方法，其中，所述半导体衬底包括使用互补金属氧化物半导体(CM0Q工艺形成的集成电路。
3.根据权利要求1所述的方法，其中，所述第一接合层包括选自铝、钛、镍、硅、或其结合的材料。
4.根据权利要求1所述的方法，其中，所述第二接合层包括选自铝、钛、镍、铜、金、银、 铟、锡、或其结合的材料。
5.根据权利要求1所述的方法，其中，所述第三接合层包括选自锗、硅、或其结合的材料。
6.根据权利要求1所述的方法，其中，通过熔化接合将所述MEMS衬底接合至所述半导体衬底。
7.根据权利要求1所述的方法，其中，所述MEMS衬底包括验证体，在将所述MEMS衬底接合至所述半导体衬底之后，从所述MEMS衬底蚀刻所述验证体。
8.根据权利要求1所述的方法，其中，所述第二接合层是所述半导体衬底的多层互连件(MLI)的一部分，以及其中，所述MEMS衬底和所述盖均被接合至所述MLI的顶层。
9.一种方法，包括以下步骤提供包含第一接合层的微机电系统(MEMQ器件； 提供包含第二接合层的互补金属氧化物半导体(CM0Q器件； 提供包含第三接合层的盖；在所述第一接合层和所述第二接合层处将所述MEMS衬底接合至所述CMOS器件，以将所述MEMS器件电连接至所述CMOS器件；以及在所述第二接合层和所述第三接合层处将所述盖接合至所述CMOS器件，以紧密地封装所述盖与所述CMOS器件之间的所述MEMS器件。
10.一种器件，包括微机电系统(MEMQ衬底，包含第一接合层；半导体衬底，包含第二接合层，通过所述第一接合层和所述第二接合层处的接合将所述半导体衬底电连接至所述MEMS衬底；以及盖，包含第三接合层，通过所述第二接合层和所述第三接合层处的接合将所述盖连接至所述半导体衬底，其中，所述MEMS衬底被紧密地封装在所述盖与所述半导体衬底之间。
全文摘要
本公开提供了一种用于制造含多接合衬底的MEMS器件的方法。在实施例中，该方法包括提供包含第一接合层的微机电系统(MEMS)衬底；提供包含第二接合层的半导体衬底；以及提供包含第三接合层的盖。该方法还包括在第一和第二接合层处将MEMS衬底接合至半导体衬底；以及在第二和第三接合层处将盖接合至半导体衬底，以紧密的封装盖与半导体衬底之间的MEMS衬底。本公开还提供了一种由上述方法制造的MEMS器件。
文档编号B81B7/00GK102417154SQ20111023218
公开日2012年4月18日 申请日期2011年8月12日 优先权日2010年9月28日
发明者朱家骅, 朱立晟, 林宗贤, 谢元智, 郑钧文 申请人:台湾积体电路制造股份有限公司