专利名称：半导体组件测试方法及半导体组件测试系统的制作方法
技术领域：
本发明关于一半导体组件测试方法，及一系统用以测试半导体组件，特别是一-动态-控制的测试系统，及/或一测试系统具有测试结果之自动化适应于集成电路之测试中。
背景技术：
半导体组件，例如对应集成(模拟及/或数字)计算机电路，半导体存储器组件，例如功能性存储器组件(PLAs，PALs，等等)及桌上存储器组件(例如ROMs或者RAMs，特别是SRAMs及DRAMs)在制造程序期间系易受到大量测试。
对于许多(一般相似的)半导体组件之同时制造，一所谓的晶片(即单晶硅之一薄碟)系被使用。晶片系被适当地处理(例如连续遭受许多镀膜，曝光，蚀刻，扩散及布植程序步骤，等等)，且接着例如切片(或者刻画及折断)，因此个别的组件变成可利用的。
在制造半导体组件(例如DRAMs(动态随机存取存储器及/或动态读写存储器))的期间，特别是DDR-DRAMs(两倍数据速率-DRAMs及/或DRAMs具有两倍数据速率)半完成组件(仍然在晶片上)可遭受甚至在上面晶片已经被完成所需要的方法步骤之前(即，即使当半导体组件仍在一半完成状态)-适当的测试方法在一或多测试台(例如在晶片切片架所谓的kerf测量)藉由一或多测试装置的协助。
在他们的完成之后，(即全部上面晶片处理步骤完成之后)半导体组件在一或多(另外的)测试台上系遭受到另外的测试程序-例如完成的组件-仍在晶片上-可藉由对应的(额外的)测试装备(”切片测试”)的协助而被适当地测试。
在晶片已经被切片之后(及/或刻画及折断)，个别的可利用的-组件系接着每一被加载到一所谓的载体(即一适合的托架)，其上半导体组件-被加载载体-可遭受一或几个(另外的)测试程序对应其它测试台。
以相同的方式，一或数另外的测试(在对应的测试台及以适当的额外的测试装备的使用)可被执行，例如在半导体组件已经被安装到对应的半导体组件壳体之后，及/或例如在半导体组件壳体(与安装到其上的半导体组件一起)已经被安装(对于所谓的模块测试而言)到一对应的电子模块之后。
当测试半导体组件，所谓的”DC测试”及/或例如所谓的”AC测试”可能被使用作为一测试程序(例如对于上面切片测试，模块测试，等等)。
对于DC测试例如，一特定的电压(或者电流)-在一特定的固定等级-可被使用于一半导体组件之适当的连接而被测试，其后结果电流(及/或电压)的等级可被测量-特别是确定是否此电流(及/或电压)落在特定预先决定的所需要必要的限制中。
与在一AC测试期间相比，电压(或电流)-特别是适当的测试样品信号-在不同的等级下可举例被使用在一半导体组件之适当的连接，藉由其适当的协助功能测试可被执行于每一对应的半导体组件。
以上面测试程序的帮助，有缺陷的半导体组件可被识别且移除(或者可能甚至一部份被修复)。
再者在上面测试中所获得的结果可举例亿被使用以改善及/或最佳化使用于半导体组件(例如涂布，曝光，蚀刻，扩散及或布植程序步骤，等等)制造期间之处理步骤，藉此改善此半导体组件制造期间的产率。
为了达到此，一尝试必须被作出以从上面测试中所获得的结果确定任何可能的哪种物理原因可能发生错误。
此一般手工地被作出-在传统方法中-且经常总是藉由-个别的-检查从每一上面测试所获得的结果。
此一-手工-评估的测试结果对于改良/最佳化产率来说是时间耗费的及昂贵的且总是不能造成满意的结果。
此外，上面测试的应用系相对高成本且时间耗费的。
因此理由，想要同时测试尽可能多的组件(所谓的”平行”测试)。
例如，配置在一特定晶片上的全部的半导体组件可被同时间测试(所谓的”最大”平行性)。
如果测试组件所需的(全部)时间系(更加)被缩减，其可能-在传统测试程序中-在测试品质上(例如，因为一些或几个测试可能被省略由于时间及/或成本限制)造成一大量的退化。
发明内容
本发明系以制造可利用的一新颖的半导体组件测试方法为目的，及一新颖的系统用以测试半导体组件，特别是一测试程序及/或系统，其中测试期间(及/或测试成本)可被缩减-然而仍然维持满意的测试品质-及/或产率可被增加，与传统测试程序及/或系统相比。
这些及其它目的系藉由权利要求第1、28、29及30项的内容来达成。
本发明有利的进一步发展系列于附属项中。
在本发明的基本概念而论，一系统用以测试半导体组件系被制造可利用的，藉此数不同的半导体组件测试可被连续执行，特征在于一计算机装置，特别是一测试装置，系被提供，以其从一第一测试所获得的测试结果系被评估，且其造成-取决于第一测试中所获得的测试结果数据-一另外的测试-在第一测试之后被提供-而被执行于一不同的模式中，或者省略。
以此方式-及没有(及/或具有仅少量的)品质牺牲，测试的期间可被缩减，及/或在半导体组件制造期间获得的产率可被改善。
在下面，本发明藉由实施例及随附图标更仔细地被描述。在图标说明中第1A图显示站台之一概略表示，其在对应的半导体组件制造期间系被通过，且几个测试装置形成一半导体组件测试系统的部分，根据上面发明之实施例；第1B图显示一概略表示之对应半导体组件之制造期间被通过的另外站台，及数另外测试装置形成半导体组件测试系统之部分，及第1C图显示一概略表示之一中心计算机装置-形成半导体组件测试系统之部分-以其-作为一可选择的一中心测试装置-数据从测试装置衍生可被处理。
具体实施例方式
第1A图及一b显示-在一概略模式中-一些的站台A，B，C，D，E，F，G(许多的其它站台未显示于此)对应于半导体组件3a，3b，3c，3d且在对应的半导体组件3a，3b，3c，3d(及/或电子模块)制造期间被通过。
半导体组件3a，3b，3c，3d可能举例为对应集成(模拟及/或数字)计算机电路，及/或半导体存储器组件，例如功能性的存储器组件(即PLAs，PALs，等等)，及桌上存储器组件，(例如ROMs或RAMs)，特别是SRAMs或DRAMs(这里例如为DRAMs(动态随机存取存储器及/或动态读写存储器)具有两倍数据速率(DDR DRAMs＝两倍数据速率-DRAMs)，较佳地高速DDR DRAMs)。
在半导体组件3a，3b，3c，3d的制造期间，一适当的硅碟或一适当的晶片2系易遭受对应的传统涂布，曝光，蚀刻，扩散，及/或布植方法步骤，等等。-举例在对应的串联配置于上游及下游的站台从第1A图中所示站台A(例如，站台B放置在站台A之后)-及在大量另外的站台-未显示于此-(放置在站台A之前及之后)。
站台A作为提供半导体组件3a，3b，3c，3d-仍出现于晶片2上-一或数测试程序(测试程序A1及/或测试程序A2及/或测试程序A3，等等)藉由一测试装置6-例如所谓的kerf测量在晶片切片架上-(事实上-如从上述实施例明显可知-甚至在全部上述晶片2所需的方法步骤已经被完成之前(即，已经在半导体组件3a，3b，3c，3d半完成状态期间))。
电压/电流及/或在站台A所需要用以测试晶片2上半导体组件3a，3b，3c，3d之测试信号，系藉由测试装置6来产生，且提供到半导体组件3a，3b，3c，3d对应的连接藉由半导体组件探针卡(测试卡)8的方式，其系被连接到测试装置6(更精确地藉由提供于探针卡8上的对应的接触脚9a，9b)。
从站台A，晶片2系(特别是完全自动地)被运送到站台B(且从那里可能到许多另外的站台-未显示于此)，该处-如同已经叙述于上-晶片2系遭受另外的适当的处理步骤(特别是遭受适当的涂布，曝光，蚀刻，扩散，及/或布植方法步骤，等等)，及/或另外的测试程序-对应地相似于那些站台A所使用。
在半导体组件已经被完成(即在所有上述晶片处理步骤已经被执行之后)之后，晶片2系从对应的-先前的-处理站台(例如从站台B，或者其它另外的-下游站台)被运送-特别是完全自动化地-到下一站台C。
站台C作为提供半导体组件3a，3b，3c，3d-完成且仍出现于晶片2上-到一或数-另外的-测试程序，例如所谓的切片测试(测试程序C1，及/或测试程序C2，及/或测试程序C3，等等)藉由一测试装置16。
电压/电流及/或在站台C所需用以测试晶片2上的半导体组件3a，3b，3c，3d之测试信号，系藉由测试装置16产生，且以半导体组件探针卡18，连接到测试装置16，来提供到对应的半导体组件3a，3b，3c，3d(更精确地藉由提供于探针卡18上对应的接触脚19a，19b)之连接。
从站台C晶片2系(特别是完全自动地)被运送到下一站台D，该处(在一辨识模式中晶片2已经具有薄片粘着到其上之后)其系藉由一适当的机器7(或者例如刻画及折断)被切片，因此半导体组件3a，3b，3c，3d变成-个别地-可利用的。
在被运送到站台D之前，晶片2-及/或存在其上的组件3a，3b，3c，3d-可能在与站台C对应的一或几个站台上遭受一或数另外的测试程序。
在晶片2已经于站台D被切片之后，每一别的组件3a，3b，3c，3d系接着(尤其-再次-完全自动地)被加载到载体11a，11b，11c，11d及/或托盘11a，11b，11c，11d，其后半导体组件3a，3b，3c，3d-被加载到载体11a，11b，11c，11d-系被运送到一或几个(另外的)测试站台-例如到第1A图中所示站台E且遭受一或许多另外的测试程序(测试程序E1，及/或测试程序E2，及/或测试程序E3，等等)，例如遭受所谓的载体测试。
对此，载体11a，11b，11c，11d系被插入一对应的载体插槽及/或载体接合器-其系被连接到一(或许多)对应的测试装置26a，26b，26c，26d经由对应的线路29a，29b，29c，29d。
电压/电流及/或在站台E所需要用以测试半导体组件3a，3b，3c，3d在载体11a，11b，11c，11d之测试信号，系藉由测试装置26a，26b，26c，26d产生，且提供到半导体组件3a，3b，3c，3d上对应的连接经由线路29a，29b，29c，29d连接之载体插槽到测试装置26a，26b，26c，26d，且到连接到他们的载体11a，11b，11c，11d。
从站台E半导体组件3a，3b，3c，3d系进一步被运送(特别是完全自动)到一或数站台-未显示于此-该处半导体组件3a，3b，3c，3d系被安装到对应的壳体12a，12b，12c，12d中(例如对应的插入或表面镶嵌的组件壳体，等等)。
如第1B图所示，半导体组件3a，3b，3c，3d-安装到壳体12a，12b，12c，12d中-系接着进一步被运送到一(或数)另外的测试站台-例如到第1B图中的站台F-且遭受一或数另外的测试程序(测试程序F1，及/或测试程序F2，及/或测试程序F3，等等)。
对此，半导体组件壳体12a，12b，12c，12d系被插入对应的组件壳体插槽及/或组件壳体接合器经由对应的线路39a，39b，39c，39d被连接-具有一(或数)对应的测试装置36a，36b，36c，36d。
电压/电流及/或站台F所需要用以测试半导体组件3a，3b，3c，3d之测试信号-安装在壳体12a，12b，12c，12d-系藉由测试装置36a，36b，36c，36d产生且经由连接到壳体插槽及测试装置36a，36b，36c，36d的线路39a，39b，39c，39d提供，且组件壳体12a，12b，12c，12d连接到其上，到半导体组件3a，3b，3c，3d上之对应的连接。
从站台F安装在壳体12a，12b，12c，12d之半导体组件3a，3b，3c，3d可接着-随意地-被运送到一或数另外的站台-未显示于此-该处一对应的半导体组件壳体(例如壳体12a，具有半导体组件3a安装于其中)-与另外的组件(模拟及/或数字计算机电路，及/或半导体存储器组件，例如PLAs，PALs，ROMs，RAMs，特别是SRAMs或DRAMs，等等)一起-系被连接到一对应的电子模块13-例如一电路板。
如第1B图所示，电子模块13(且藉此亦半导体组件3a(安装于一对应的壳体12a中)-连接到电子模块13)可接着-随意地-被运送到另外的一(或数)另外的站台-例如第1B图中所示的站台G-且在该处遭受一或数另外的测试程序(测试程序G1，及/或测试程序G2，及/或测试程序G3，等等)，特别是遭受到所谓的模块测试。
电压/电流及/或站台G所需要用以测试模块13(且因此亦有半导体组件3a安装于其中)之测试信号系举例藉由一测试装置46产生，且经由一线路49被提供到电子模块13，且因此亦到安装于其上对应的半导体组件3a之对应的连接。
上述使用于测试半导体组件3a，3b，3c，3d(例如在站台A，及/或站台C，及/或站台E，及/或站台F，及/或站台G，及/或另外的站台未显示于此)之测试程序及/或那些测试装置6及/或16，及/或测试装置26a，26b，26c，26d及/或36a，36b，36c，36d，及/或测试装置46，及/或对应的另外的测试程序-未显示于图标中-藉由测试装置所执行(kerf测量，切片测试，载体测试，模块测试，等等)所需要的测试程序可能在每一中包含所谓的DC测试，及/或例如所谓的AC测试(因此举例为在每一例子中仅一DC或者一AC测试，或例如一DC及一AC测试两者，或者-特别是在不同的测试状态之下-几个DC及/或几个AC测试，可被执行于每一上述站台A，C，E，F，G-及/或未显示于此之对应的站台-及/或藉由每一上述测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46-及/或对应于他们而未显示于此之测试装置)。
在一DC测试中，一电压(或者电流)在一特定的-常数-等级可举例藉由一对应的测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46被提供到半导体组件3a，3b，3c，3d之一对应的连接而被测试，其后结果电流之等级(及/或电压)可被测量，且接着藉由对应的测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46来评估-且例如藉由每一测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46，及/或-可选择地-藉由一(中心)计算机装置1-显示于第1C图中(特别是例如藉由测试是否这些电流(及/或电压)坐落于预先决定所需要必要的限制中(单一错误测试)，及/或在另一特定模式中-如更加详细描述于下)。
相较之下，在一AC测试中藉由对应的测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46，电压(或电流)在变化的等级可例如被使用于半导体组件3a，3b，3c，3d之对应的连接而被测试-特别是对应的测试信号，例如测试样品信号(即一对应的信号序列及/或测试图样)，藉由适当功能及/或功能性测试的帮助可被执行于每一半导体组件(例如藉由侦测信号-特别是藉由半导体组件产生的信号序列队使用的测试信号有反应且例如藉由每一测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46评估，及/或-二者择一地-藉由显示于第1C图中的(中心)计算机装置1(特别是例如藉由测试是否结果信号序列与预期的模式信号相符，特别是与模式信号序列(单一错误测试)，及/或在另一特定模式中-于下更祥密描述))。
在此处所示之实施例，特别是几个不同的AC及/或DC测试，可藉由一且相同的测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46被执行-对于一且相同的组件3a，及/或一且相同的组件群组，及/或对于一且相同的晶片2，及/或一且相同的一批，等等-尤其是几个AC及/DC测试在不同的测试状态之下，(例如几个DC测试，每一具有不同等级的电压(或电流)提供到特定的半导体组件，及/或几个DC测试使用电压(或电流)，于每一例子中提供到不同的组件连接，及/或几个AC测试使用不同的测试信号，特别是测试图样，及/或藉由使用不同的组件连接用于信号输入，及/或藉由使用不同的外部及/或内部电压及/或信号等级，等等。(测试程序A1及/或A2及/或A3等等，及/或测试程序C1及/或C2及/或C3等等，及/或测试程序E1及/或E2及/或E3等等，及/或测试程序F1及/或F2及/或F3等等，及/或测试程序G1及/或G2及/或G3))。
在可选择的实施例中-未显示于此-上述测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46，可被-完整或部分地-省略；对应的电压(或者电流)，及/或使用在半导体组件3a，3b，3c，3d之对应的连接而被测试的测试信号，例如用于执行AC及/或DC测试，可接着被-完全地或部分地-藉由上述(中心)计算机装置1来产生。
如从第1C图明显可知，(中心)计算机装置1，在此作用如一(中心)测试评估装置(如一可选择的，举例来说，一对应的测试装置，例如测试装置6(见下列))-对应地相似于传统计算机，特别是PCs，工作站，或者伺服计算机-具有一或数存储器装置10，及一或数处理器装置，特别是一或数的微处理器5。
在一可选择的未显示于此的实施例中，显示于第1C图中的计算机装置1之功能亦可藉由几个-分散的-同等的计算机(特别是对应的-测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46一起工作)而被执行。
二者择一地，计算机装置1的功能，可举例亦(如已经于上面指示)藉由一-或几个-的上述测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46被执行(例如藉由测试装置6)。
如同从显示于此的实施例中第1A图、一b及一c明显可见-与技术状态技术比较-由一且相同的测试装置6在-分离-测试(对于一且相同的组件3a，及/或一且相同的组件群组3a，3b，3c，3d，及/或对于一且相同的晶片2，及/或一且相同的批)及/或数据收集自-分离-测试(对于一且相同的组件3a，及/或对于一且相同的组件群组3a，3b，3c，3d，及/或对于一且相同的晶片2，及/或一且相同的批)从多种不同的测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46(例如数据DA1，DA2，及/或数据DB1，DB2，及/或数据DC，及/或数据DD及/或DE，及/或DF(特别是电流等级(及/或电压)-发生于电压(及/或电流)的反应提供到对应的半导体组件，及/或上述藉由对应半导体组件所发射的信号-在对使用测试信号反应中-特别是信号序列(及/或对应的扫描信号数值)等等。))期间所获得的数据(例如数据DA1，DB1)可被连带地评估，例如藉由一对应的测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46(例如测试装置6)，或者例如(二者择一)-如显示于第1C图中作为一范例-藉由计算机装置1。
为此，数据在对应的测试装置6上系被提供至DA1，DB1，DA2，DB2，DC，DD，DE，DF，或者例如提供到计算机装置1，且被储存在那里(例如在上述计算机装置存储器装置10，或者例如在一对应的测试装置6之对应存储器装置)。
为了转移数据DA1，DB1，DA2，DB2，DC，DD，DE，DF，测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46可被连接到(中心)计算机装置1，(例如经由对应线路连接，即对应线路4，14，24a，24b，24c，24d，34a，34b，34c，34d，44，或者二者择一地例如经由对应无线连接)，及/或二者择一地被连接到使用以连带评估数据(例如经由第1A图中所示数据连接14’藉由一损坏线路，及另外的数据连接-未显示于此-在个别测试装置6，16，26b，26c，26d，36a，36b，36c，36d，46之间)之测试装置6。
数据DA1，DB1，DA2，DB2，DC，DD，DE，DF-从不同的测试衍生-在计算机装置1中(及/或二者择一地在一测试装置，例如测试装置6)，系被自动，特别是被执行于一完全自动的模式中。
因此藉由计算机装置1(及/或二者择一地藉由测试装置6)从至少两个(特别是三个或者更多)不同的测试(例如由相同的测试装置6之几个DC测试，或者藉由几个测试装置6，16及/或藉由相同测试装置6之几个AC测试或者藉由几个测试装置6，16等等)所获得的数据DA1，DB1，DA2，DB2，DC，DD，DE，DF系被检查关于可能的互相关联及/或相互关系及/或图样产生于此数据中，特别是-如更加详细描述于下一关于关联及/或相互关系及/或其间图样及/或具有数据DA1，DB1，DA2，DB2，DC，DD，DE，DF，在被测试的半导体组件中指示可能的错误或者失败之一较高的关联。
二者择一或额外地-如更加详细描述于下-上述数据DA1，DB1，DA2，DB2，DC，DD，DE，DF(从一或这数不同测试所获得(藉由一或数测试装置6，16等等))(例如藉由研究关联性及/或互相关系及/或图样可能发生在其间及/或具有此数据)可举例被研究关于是否特定测试(测试程序A1及/或A2及/或A3及/或C1及/或C2及/或C3及/或E1及/或E2及/或E3及/或F1及/或F2及/或F3/或G1及/或G2及/或G3，等等)一定必要，或者可能被省略(例如因为他们加入无，或仅最小的额外洞察力关于先前实施的测试(例如关于测试A1，A2，A3)及/或需要适应及/或修改需要测试最佳化的地方-例如取决先前实施的测试(例如在测试A1，A2，A3)及/或对应的测试结果-(即，代替测试程序A1，A2，A3，C1，C2，C3，E1，E2，E3，F1，F2，F3，G1，G2，G3，被提供作为标准等等-一适当改造及/或修改的-最佳化-测试程序A1’，A2’，A3’，C1’，C2’，C3’，E1’，E2’，E3’，F1’，F2’，F3’，G1’，G2’，G3’，等等系被执行，例如用以改善正确识别一特定错误(例如-以DC测试-以电压(或电流)之改造/修改等级，及/或以改造必要限制，及/或-以AC测试-以改造及/或修改测试信号，特别是测试图样，及/或藉由使用改造及/或修改的外部及/或内部电压及/或信号等级，等等的可能性))使用于讨论中的半导体组件。
为了研究数据DA1，DB1，DA2，DB2，DC，DD，DE，DF关于关联及/或相互关系及/或发生在此数据之间的图样，计算机装置1(及/或二者择一地测试装置6)(或者几个的上述测试装置)可对应地作用如一图样辨识系统，特别是例如作为一神经网络。
例如，一程序化的图样辨识软件程序，相似于传统图样辨识软件程序-特别是一神经网络软件程序-可被储存在上述计算机装置存储装置10(及/或二者择一地在一测试装置存储装置)-或者任何其它另外的存储装置。
因为大量的数据被计算机装置1(及/或测试装置6)处理，上述图样辨识可选择性地藉由硬件被执行-及非软件-例如藉由提供一信号处理芯片，例如一ASICS-对应配置且安装，例如在计算机装置1(及/或测试装置6)，等等。
由计算机装置1(及/或可选择地藉由测试装置6)所制造的图样辨识系统系为”被训练的”在一第一相(”学习相”-特别是在实际开始制造组件之前，例如在新组件技术的采用期间及/或之前)期间藉由-连带的-使用上述数据DA1，DB1，DA2，DB2，DC，DD，DE，DF-在全部上述测试程序A1，A2，A3，C1，C2，C3，E1，E2，E3，F1，F2，F3，G1，G2，G3(或者其任何部分)期间所获得，藉此数据DA1，DB1，DA2，DB2，DC，DD，DE，DF(及/或其所需要的部份)-如上所述-可能有时亦被检查其关联及/或相互关系及/或图样，例如那些指示一增加的错误及失败的可能性在测试半导体组件3a，3b，3c，3d。及/或，例如关于是否特定测试-分配到特定数据-(测试程序A1及/或A2及/或A3及/或C1及/或C2及/或C3及/或E1及/或E2及/或E3及/或F1及/或F2及/或F3及/或G1及/或G2及/或G3，等等)目标在辨识错误或他们的可能性-例如关于测试先前已经做的(例如测试A1，A2，A3)-带来无或仅极小的额外数据(且其可能因此被省略)，及/或例如关于是否特定测试可藉由当所需要时被改造及/或修改而被最佳化-例如取决从测试所得到的结果(例如测试A1，A2，A3)先前已经做的。
为此，计算机装置1(及/或二者择一地测试装置6)-可例如-可能手工地-被提供具有额外的数据DG藉由上述测试装置6，16，26a，26b，26c，26d，36a，36b，36c，36d，46其中之一，特别是例如适当的错误分析数据DG，其指示是否一对应的半导体组件3a，3b，3c，3d-例如在一最终控制(及/或在一或数上述(单一)错误测试期间)期间(且其中精确测试)-已经被测试为错误或无错误的，及/或其错误精确地发生在每一例子中-且其中测试-等等。
每一上述数据DA1，DB1，DA2，DB2，DC，DD，DE，DF(及/或每一别测试数值(电流，电压，kerf参数，等等))个别的数据数值制造一所谓的”特征”而被使用于图样辨识中。
全部这些不同的”特征”-使用于图样辨识-及/或数据DA1，DB1，DA2，DB2，DC，DD，DB，DF使用于测试中总是关于例如一特定测试半导体组件3a(及/或一特定的半导体组件3a，3b，3c，3d测试群组，一特定的测试晶片2，一特定的测试批，等等)-总是覆盖一所谓的图样辨识特征向量于图样辨识特征区域中(例如n特征在图样辨识中被检查，及/或n位的数据在图样辨识期间被检查(关于每一例子中一特定的测试半导体组件，晶片，批，等等)系被结合以制造一n-次元的特征向量)。
在上述学习相期间，上述图样辨识系统在每一例子中研究几个此类对应的(例如n次元)特征向量(藉此-如所述-每一别的向量关于一特定测试的半导体组件3a(及/或一特定的测试半导体组件3a，3b，3c，3d群组，一特定的测试晶片2，一特定的测试批，等等)(及/或关于对应的测试相关于他们)-且每一上述特征向量对应关于-例如连续测试-半导体组件(及/或连续测试的半导体组件群组，晶片，等等))。
换句话说，在此所示之实施例中，上述测试(测试程序A1，A2，A3，C1，C2，C3，E1，E2，E3，F1，F2，F3，G1，G2，G3等等)系连续地被执行于几个不同的半导体组件上(及/或不同群组的半导体组件，晶片，等等)，藉此一图样辨识特征向量-在每一例子中与上述符合-例如n次元-图样辨识特征向量(具有对应的特征及/或数据DA1，DB1，DA2，DB2，DC，DD，DE，DF)系被决定。
因此-再次关于一特定半导体组件3a(及/或一特定群组的半导体组件3a，3b，3c，3d群组，一特定的测试晶片2，一特定的测试批，等等)-上述测试可再次被执行，藉此一或数上述测试被执行于上述-改造及/或修改-模式(即取代测试程序C1例如-改造及/或修改-测试程序C1’(或一另外的测试程序C1”-不同于测试程序C1，C1’)，等等，系被执行-例如测试程序C1被执行(以改造的及/或修改等级的电压(或电流)提供到每一半导体组件)，及/或以改造的必要限制，等等)。此程序可以再次重复地连续被执行于几个不同的半导体组件(及/或不同群组的半导体组件，晶片，等等)，且对于任何已经被修改或不修改的(因此另外的图样辨识特征向量-关于修改及/或改造的测试-系被产生)结合的测试。
图样辨识特征向量由上述图样辨识系统来检查-例如藉由制造适当的比较于个别向量及/或他们包含的数据数值之间-以决定是否特定图样发生在他们之中，其指示一增加可能性的错误或失败于被测试的半导体组件3a，3b，3c，3d，及/或关于测试-分配到特定数据-(例如测试C1，C2，C3，等等)，其带来无或仅极小的额外数据(及可能因此被省略)关于在先前测试实施期间所达成的结果(例如测试A1，A2，A3)关于辨识错误及/或他们的可能性及/或关于是否特定测试(例如测试C1，C2，C3，等等)-关于从先前执行的测试所获得的结果(例如测试A1，A2，A3)-可能需要被改造及/或修改以为测试最佳化。
在上述第一相(学习相)之后-藉由一范例更详细描述于下-其可被上面图样辨识系统决定，在一第二相期间-具有一高度可能性-(特别是在实际开始组件制造之后，例如在采用新技术之后(即在”正常”制造期间))仅仅基于每一例子中测量的数据DA1，DB1，DA2，DB2，DC，DD，DE，DF(即基于决定于每一例子中的特征向量)(即无错误分析，特别是无分离编辑的错误分析数据DG)，基于对应错误的存在关于一特定的半导体组件3a(及/或一特定的群组的半导体组件3a，3b，3c，3d，一特定晶片2，一特定批等等，事实上藉由检查上述数据DA1，DB1，DA2，DB2，DC，DD，DE，DF(如果需要，如上所述)-依照上述”学习相”中所获得的结果-于图样之存在指示特定错误)。
再者，二者择一或额外地-在第二相中-对于一特定半导体组件3a(及/或一特定的群组的半导体组件3a，3b，3c，3d，一特定晶片2，一特定批等等)-在每一例子中所测量的数据DA1，DB1，DA2，DC，DC，DD，DE，DF(即在每一例子中所获得的特征向量)可被图样辨识系统研究以决定是否特定图样发生于其中，确认那些测试带来无或仅极小的额外数据关于从先前实施的测试所获得的结果用于错误及/或他们的可能性之辨识(且可能因此被省略)，及/或是否特定测试-关于先前取得的测试中所获得的结果用于错误及/或他们的可能性之辨识-必须被改造且/或修改其测试最佳化所需要之处。
例如，上述测试程序A1系首先执行于测试站A，且测试数据DA1((部分)特征向量)系遭受上述图样辨识程序藉由测试装置6(或者藉由计算机装置1)-(且其系基于测量数据DA1决定是否一或数测试程序被提供作为测试站A的标准，及/或后续的测试站C，E，F，G可能被省略，及/或是否一或多的这些测试程序必须被执行于一修改模式中)。
对应的测试过程控制数据K(指示一特定的测试程序应该不被执行，及/或一特定的测试程序应该被执行于一修改的模式中(且确切地以参数))例如经由一线路50被提供-显示于第1C图-藉由计算机装置1到对应的测试装置6，16，26a，26b，26c，26d，等等，或者例如经由上述线路4，14，24a，24b，24c，24d(或者-例如经由线路14’，及/或经由另外的线路，未显示于此，从测试装置6到对应的测试装置16，26a，26b，26c，26d，等等)。
上述测试程序A2系接着例如被执行于上述测试站A，且测量数据DA2-伴随数据DA1一起被测量于测试程序A1-系再次遭受上述图样辨识程序藉由测试装置6(或者计算机装置1)且被决定，取决于被测量的数据DA1及DA2，是否一或数测试程序接着在测试程序A1，A2-被提供作为站台A的标准，及/或后续的测试站C，E，F，G-可能被省略(这里例如测试程序A3-否则经常预知-)，且/或是否一或数的这些测试程序应该被执行于一修改的模式中，等等。
下一-需要的-测试程序C1系接着被执行于后续测试站C，且被测量的数据DB1-从测试装置16(或者计算机装置1，或者测试装置6)-遭受到上述图样辨识程序伴随数据DA1，DA2-在先前测试程序A1，A2被测量-(且基于被测量的数据DA1，DA2，DB1，被决定是否一或数测试程序跟随测试程序C1-在测试站C被提供作为标准，且/或在后续测试站E，F，G-可能被省略及/或是否一或数这些测试程序应该被执行于一修改模式中)。
对应测试过程控制数据(指示一特定测试程序应该不被执行，且/或一特定测试程序应该被执行于一修改模式中(且具有确切参数))系例如被提供经由线路50-第1C图中所示-从计算机装置1到对应的测试装置16，26a，26b，26c，26d，等等，或者例如经由上述线路14，24a，24b，24c，24d(或者-例如经由线路14’，及/或经由另外的，未显示于此的线路-从测试装置6(或者从测试装置16)到对应的测试装置16，26a，26b，26c，26d等等)，等等。在此方式中这里所示的半导体组件测试系统可以被使用-动态地-于控制及最佳化全部被采用的测试程序。
对于上述图样辨识，没有相互关系的物理因素的知识介于特定测量结果组合之间(及/或数据DA1，DB1，DA2，DB2，DC，DD，DE，DF及/或数据数值在每一图样辨识特征向量中之特定图样)，且他们的相关失败机制系必须的；取代相互关系可凭经验地被决定于每一例子中。
以下在几个-高度简化的-范例系被解释以对上述范例有一更好的了解在学习相期间，一错误系例如被决定-例如在一最后的单一错误测试中，例如一AC功能性测试(及/或一功能性测试于半导体组件制造方法之一较晚的相中)-在大量半导体组件中(晶片，批，等等)。
在前述单一DC及/或kerf测试(单一错误测试)期间，在对应半导体组件(晶片，批等等)上被测量的电流(电压)在这些测试期间总是掉落在每一别测试接受的必要限制之中。
因为上述图样辨识，其可被-凭经验地-决定是否在一第一，先前测试(DC及/或kerf测试)期间，一特定测量的电流(或一特定测量的电压)为特别高(而仍落在可接受的必要限制中)，且同时在一第二先前测试(一DC及/或kerf测试)期间，一特定测量电流(或者一特定测量电压)亦为特别高(或例如特别低)(”错误图样”)，增加的错误将发生在上述-最后的-功能性测试中。
一相似的错误图样-及/或另外的(可能相当复杂的)错误图样-可被自动辨识(如上所述)藉由上述图样辨识系统-在上述第一相(学习相)期间-藉由一适当的图样辨识方法来辨识。
在学习相(即在上述第二相期间)之后，图样辨识系统接着(再次)辨识特征图样-以一相对高可能性的造成一错误(例如，如上说明，一相对高等级的一电流(及/或电压-在一第一测试中所测量-)，且在同时一相对高的(或低的)数值的一电流(及/或电压-在一第二测试中所测量-))且分配其具有适当的可能性到对应的错误机制。
在对此反应中(及/或对一或多特征结合反应中指示一增加的可能性的一错误)，计算机装置1(或者二者选一为测试装置6)可-自动地-设立使用于制造半导体组件(例如一对应方法参数之一改造于上述涂布，曝光，蚀刻，扩散及/或布植方法步骤期间，等等)期间一适当的程序参数之改造，且事实上藉由计算机装置1(或二者选一为测试装置6)放射过程控制数据到一过程控制装置，(此处例如经由上述线路50)，其造成一对应的改变于方法参数中。以此方式，藉由半导体组件制造程序所达成的产率可被改善。
再者，在学习相期间，其亦可被决定是否从特定测试所获得的数据DA1，DB1(例如测试程序A1及C1)-特别是在图样辨识期间所获得的-仍保持低于特定必要限制，一错误系永不(或是难以)被决定于一后来的测试(例如在测试程序E1)，因此此测试可被省略-无任何或只有非常小的损失品质-因此减少测试时间。
再者，例如当一存储单元的容量-被决定于一参数测试期间-及漏电流达到他们所需要的数值时，所谓的”短滞留测试”可在随后切片测试期间被省略，因为全部的芯片应该跳过这些测试，而无额外的数据关于芯片品质会被取得。
再者，对于一特定测试(例如一所谓的”BLC测试”(FE切片测试))参数之一-例如使用于测试期间之电压起增值(例如Vt-Vpp起增值)可被修改，例如取决从测试装置(例如取决在一先前测试(例如一参数测试)所测量的一电压(例如电压Vt))获得的测试过程控制数据。
在此方法中，其可被避免具有相对高的测量电压的芯片被-错误地-排除，因此达成的产率系(进一步地)被增加。
参考组件符号1中心计算机装置2晶片3a 半导体组件3b 半导体组件3c 半导体组件3d 半导体组件4数据连接5微处理器6测试装置7切片机器8测试卡9a 接触脚9b 接触脚10 存储装置11a 载体11b 载体11c 载体11d 载体12a 组件壳体12b 组件壳体12c 组件壳体12d 组件壳体13 电子模块14 数据连接14’ 数据连接16 测试装置18 测试卡19a 接触脚19b 接触脚24a 数据连接
24b 数据连接24c 数据连接24d 数据连接26a 测试装置26b 测试装置26c 测试装置26d 测试装置29a 线路29b 线路29c 线路29d 线路34a 数据连接34b 数据连接34c 数据连接34d 数据连接36a 测试装置36b 测试装置36c 测试装置36d 测试装置39a 线路39b 线路39c 线路39d 线路44 数据连接46 测试装置49 线路50 线路
权利要求
1.一种用以测试半导体组件(3a，3b，3c，3d)的系统，藉此数不同的半导体组件测试可连续被执行，其特征在于一计算机装置(1，6)，特别是一测试装置(6)被提供，藉此在一第一测试(A)之测试结果数据(DA1，DA2)系被评估，且其造成-取决从第一测试所获得的测试结果数据(DA1，DA2)-一另外的测试(E，F)在第一测试(A)之后被提供，系被执行于一不同的模式中，或者被省略。
2.根据权利要求第1项所述之测试系统，其中计算机装置(1，6)，特别是测试装置(6)-连带地-评估从第一测试(A)所获得的测试结果数据(DA1，DA2)及从一第二测试(C)及/或一或数额外的测试所获得额外的测试结果数据(DB1，DB2)，且造成在第一测试(A)，及第二测试(C)，及/或一或数额外的测试之后被提供的另外的测试(E，F)被执行于一不同的模式中，或者被省略，取决从第一测试及第二及/或一或数额外的测试所获得连带被评估的测试结果数据(DA1，DA2，DB1，DB2)。
3.根据权利要求第2项所述之测试系统，其中第一及第二测试之数据(DA1，DA2)系藉由一且相同的测试装置(6)来获得。
4.根据权利要求第2项所述之测试系统，其中第一测试之数据(DA1)系藉由一第一测试装置(6)来获得，及第二测试之数据(DA2)系藉由一第二测试装置(16)来获得。
5.根据权利要求第4项所述之测试系统，其中来自第一测试之数据(DA1)系藉由第一测试装置(6)经由一第一数据连接(4)被转移到计算机装置(1)，及/或其中来自第二测试之数据(DA2)系藉由第二测试装置(16)经由一数据连接(14)，特别是从第一数据连接(14)分开的一第二数据连接(14)转移到计算机装置(1，6)，及/或第一测试装置(6)。
6.根据前述权利要求其中一项所述之测试系统，其中第一测试系一AC测试，特别是第一测试装置(6)系一AC测试装置。
7.根据权利要求第1项至第5项其中一项所述之测试系统，其中第一测试系一DC测试，特别是第一测试装置(6)系一DC测试装置。
8.根据权利要求第2项至第7项其中一项所述之测试系统，其中第二测试系一AC测试，特别是在测试状态不同于第一AC测试状态之下被执行之一AC测试。
9.根据权利要求第2项至第7项其中一项所述之测试系统，其中第二测试系一DC测试，特别是在测试状态不同于第一DC测试状态之下被执行之一DC测试。
10.根据前述权利要求其中一项所述之测试系统，其中半导体组件(3a，3b，3c，3d)在第一及/或第二测试期间系仍然出现在一晶片(2)之上。
11.根据权利要求第10项所述之测试系统，其中半导体组件(3a，3b，3c，3d)在第一及/或第二测试期间系在一半完成或者完成状态。
12.根据前述权利要求其中一项所述之测试系统，其中半导体组件(3a，3b，3c，3d)在第一及/或第二测试期间系位在一载体(11a，11b，11c，11d)中。
13.根据前述权利要求其中一项所述之测试系统，其中半导体组件(3a，3b，3c，3d)在第一及/或第二测试期间系被安装到一半导体组件壳体(12a，12b，12c，12d)中。
14.根据前述权利要求其中一项所述之测试系统，其中半导体组件(3a，3b，3c，3d)系被配置-与其它组件一起-到一组件模块(13)中。
15.根据前述权利要求其中一项所述之测试系统，其中计算机装置(1)，特别是测试装置(6)-连带与第一及/或第二测试期间所获得的测试结果数据(DA1，DB1，DA2，DB2)-评估在一第三，及/或一第四，及/或另外添加的不同的测试所额外获得的测试结果数据(DC，DE)-并取决于测试期间及连带评估所获得的测试结果数据(DA1，DA2，DB1，DB2，DC，DE)-而使另外的测试(F)在测试及/或数另外的测试(G)之后被提供，而被执行于一不同的模式或被省略。
16.根据权利要求第15项所述之测试系统，其中第三测试之数据(DE)系藉由一第三测试装置(26a)来获得，及/或第四测试之数据系藉由一第四测试装置(46)来获得。
17.根据权利要求第16项所述之测试系统，其中第三测试之数据(DE)系从第三测试装置(26a)经由一数据连接(24a)被转移到计算机装置(1)及/或到第一测试装置(6)，及/或其中第四测试之数据系从第四测试装置(46)经由一数据连接(44)被转移到计算机装置(1)及/或到第一测试装置(6)。
18.根据权利要求第15项至第17项其中一项所述之测试系统，其中第三测试系一AC测试，特别是在测试状态不同于第一及/或第二AC测试状态之下所执行的一AC测试。
19.根据权利要求第15项至第17项其中一项所述之测试系统，其中第三测试系一DC测试，特别是在测试状态不同于第一及/或第二DC测试状态之下被执行的一DC测试。
20.根据权利要求第15项至第19项其中一项所述之测试系统，其中第四测试系一AC测试，特别是在测试状态不同于第一及/或第二及/或第三AC测试状态之下所执行的一AC测试。
21.根据权利要求第15项至第19项其中一项所述之测试系统，其中第四测试系一DC测试，特别是在测试状态不同于第一及/或第二及/或第三DC测试状态之下所执行的一DC测试。
22.根据前述权利要求其中一项所述之测试系统，其中评估测试结果数据(DA1，DB1，DA2，DB2，DC，DD，DE，DF)系藉由计算机装置(1)，特别是测试装置(6)，系被自动化，特别是完全自动地被执行。
23.根据前述权利要求其中一项所述之测试系统，其中，在测试结果数据(DA1，DB1，DA2，DB2，DC，DD，DE，DF，DG)藉由计算机装置(1)特别是藉由测试装置(6)，之评估期间，在从不同的测试获得之测试结果数据(DA1，DB1，DA2，DB2，DC，DD，DE，DF，DG)之间的相互关系是被研究且/或其系被测试是否任何彼此相关性存在于从许多的测试所获得的测试结果数据(DA1，DB1，DA2，DB2，DC，DD，DE，DF，DG)之中。
24.根据前述权利要求其中一项所述之测试系统，其中测试结果数据(DA1，DB1，DA2，DB2，DC，DD，DE，DF，DG)藉由计算机装置(1)之评估，特别是测试装置(6)系以一图样识别程序为基础来执行的。
25.根据前述权利要求其中一项所述之测试系统，其中计算机装置(1)，特别是测试装置(6)形成一神经网络。
26.根据前述权利要求其中一项所述之测试系统，其中测试结果数据(DA1，DB1，DA2，DB2，DC，DD，DE，DF)关于一且相同的半导体组件(3a，3b，3c，3d)，及/或一且相同的群组的半导体组件(3a，3b，3c，3d)，及/或配置于一且相同的晶片(2)上的半导体组件(3a，3b，3c，3d)。
27.根据权利要求第1项至第25项其中一项所述之测试系统，其中测试结果数据(DA1，DB1，DA2，DB2，DC，DD，DE，DF)关于不同的半导体组件(3a，3b，3c，3d)，及/或不同群组的半导体组件(3a，3b，3c，3d)，及/或配置于不同晶片(2)上的半导体组件(3a，3b，3c，3d)。
28.一种半导体测试方法，特别是一使用根据权利要求第1项至第27项其中一项所述之一测试系统，包含下列步骤-执行一第一测试；其特征在于该方法包含一额外的步骤-以一种取决于第一测试期间所获得的测试结果数据(DA1，DA2)的方法执行一另外的测试。
29.一种半导体测试方法，特别是一种使用根据权利要求第1项至第2 7项其中一项所述之一测试系统，包含下列步骤-执行一第一测试；其特征在于，取决第一测试期间所获得的测试结果数据(DA1，DA2)，一另外的测试-在第一测试之后提供作为标准-系被省略。
30.一种半导体测试方法，特别是一种使用根据权利要求第1项至第27项其中一项所述之一测试系统，包含下列步骤-执行一第一测试；其特征在于，取决第一测试期间所获得的测试结果数据(DA1，DA2)，一另外的测试-在第一测试之后不提供作为标准-系被执行。
31.根据权利要求第28项至第30项其中一项所述之半导体组件测试方法，其具有步骤-执行一第二测试，不同于第一测试，其特征在于，包含一额外步骤的方法-以一自动模式连带地评估在第一测试及第二测试期间所获得的测试结果数据(DA1，DB1，DA2，DB2)。
32.根据权利要求第31项所述之方法，藉此在不同测试期间所获得的测试结果数据(DA1，DB1，DA2，DB2)系被研究及/或检查-在其连带评估的期间-以决定是否在不同的测试期间所获得的测试结果数据(DA1，DB1，DA2，DB2，DC，DD，DE，DF，DG)是彼此相关联的。
33.根据权利要求第31项或第32项所述之方法，藉此一图样辨别方法系被使用以连带的评估测试结果数据(DA1，DB1，DA2，DB2，DC，DD，DB，DF，DG)。
34.根据权利要求第31项至第33项其中一项所述之方法，藉此在连带评估测试结果数据(DA1，DB1，DA2，DB2)期间所获得的数据(K)系被使用以控制另外的测试。
全文摘要
本发明系关于一半导体组件测试方法，及一系统用以测试半导体组件(3a，3b，3c，3d)，藉此数不同的半导体组件测试可被连续地实施，其特征在于一计算机装置(1，6)，特别是一测试装置(6)系被提供，藉此使来自一第一测试(A)所获得的测试结果数据(D
文档编号G01R31/3167GK1607396SQ20041006168
公开日2005年4月20日 申请日期2004年6月24日 优先权日2003年6月24日
发明者M·困德, G·米勒 申请人:因芬尼昂技术股份公司