专利名称：半导体集成电路器件的制造方法
技术领域：
本发明涉及制造半导体集成电路器件的技术，更具体地涉及可以有效地应用于电检查半导体晶片状态的半导体集成电路的技术。
背景技术：
例如，形成用于探针探测晶片状态的半导体集成电路的检查设备的接触端子、引出线等是已知技术(例如，参见专利参考文献1和专利参考文献2)。通过该方法，例如通过各向异性刻蚀硅晶片制备用于形成接触端子的铸模，以及使用该铸模形成接触端子、引出线等，在接触端子、引出线等的形成完成之后，接着除去用作铸模的硅晶片。
通过另一个已知方法，在绝缘膜上形成的引出线的多个位置上喷射导电颗粒，以产生构成接触端子的尖锐倾斜柱；设有这些接触端子的绝缘膜粘附到衬底，且衬底固定到布线板上，以形成连接装置，然后在光负载的条件下探针探测该连接装置，以获得检查设备(例如，参见专利参考文献3)。
由基本材料部分、布线部分和延伸布线配置的探针卡是另一个已知的技术。构形为悬臂梁的布线部分设有用于固定到衬底的固定部分、从固定部分竖立的中间部分、在中间部分之后并支撑探针的突出支撑部分、以及与待检查的半导体元件的电极接触的探针。这些结构给予探针足够的行程和划擦功能(例如，参见专利参考文献4)。
另一个已知的技术旨在通过应用微机械技术简单地以高成品率制造连接设备，该连接设备在尖端的高精确度和间隔精度方面以及耐磨性和与电极频繁接触可靠性方面是优良，且由此能长期地保持令人满意的接触性能。在由硅构成的牺牲衬底上形成作为牺牲层的二氧化硅膜，在该牺牲层上形成由触点和引出线构成的尖端结构以及通过分解该牺牲层将牺牲衬底与尖端结构有效地隔开(例如，参见专利参考文献5)。
又一个已知的技术提供一种探针接触设备，该接触设备具有可以配置用于检查面积阵列集成电路的低电感高密度触点，以及设有用于制造、改变或修复目的的高速装置(例如，参见专利参考文献6)。该设备具有刚性衬底，该刚性衬底具有接近于硅的热膨胀性能以及其上层叠激光-构图的引出线和具有引出线的柔韧性薄膜和接触焊盘。贵金属接触元件从刚性衬底的两个主表面突出。第一表面上的接触元件与相互致密地隔开的芯片焊盘成镜像关系且第二表面上的接触元件与更稀疏地隔开的探针卡焊盘一致。
日本未审查的专利公开No.平7(1995)-283280[专利参考文献2]日本未审查的专利公开No.No.平8(1996)-50146[专利参考文献3]日本未审查的专利公开No.No.平10(1998)-239348[专利参考文献4]日本未审查的专利公开No.2002-71719[专利参考文献5]日本未审查的专利公开No.2002-71720[专利参考文献6]日本未审查的专利公开No.2002-90387发明内容可用于半导体集成电路器件的检查方法包括例如探针探测。该探针探测涉及检查器件是否执行它们的规定功能的功能测试和测试DC工作特性和AC工作特性以区分合格和不合格的产品。
近年来，半导体集成电路器件的探针探测已经开始使用适于半导体晶片(下面将简单地称为晶片)状态的技术，以满足与晶片形式(性质不同)的装运兼容、与已知的良好管芯(KGD)兼容(用于提高多芯片封装(MCP)的产量)的需要和减少总成本。
随着构成半导体集成电路器件的存储器产品的容量扩大以及构成另一种半导体集成电路器件的具有嵌入存储器的逻辑产品增加，探测晶片状态的这种产品所花费的时间长度增加。为此，需要增强探针探测晶片状态器件的处理量。为了增强探针探测的处理量，必须缩短每个晶片花费的探针探测时间。每个晶片花费的探针探测时间T0例如可以由T0＝(T1+T2)×N+T3表示，其中T1是每次测试时探针探测器件所花费的时间、T2是由探针器花费的索引(index)时间、N是探针器的探针与晶片接触的次数(以下称为触地数目)、以及T3是用另一个晶片代替晶片所花费的时间。该等式表明通过减小触地数目可以实现增加探针探测晶片状态的器件的处理量。
此外，为了降低制造半导体集成电路器件的成本，正尝试通过最小化半导体元件和布线的尺寸缩减每个半导体芯片(以下简单地称为芯片)的面积，由此增加每个晶片获得的芯片数目。就此而论，缩短了测试焊盘(键合焊盘)布置的间距，以及减小了每个测试焊盘的面积。现在，使用具有悬臂(cantilevered)探针的探针器执行这种检查，探针与测试焊盘的表面刮擦，以使测试焊盘的表面上方形成的自然氧化膜破裂，且由此使探针与测试焊盘接触。探针的刮擦不仅使测试焊盘的表面上方的自然氧化膜破裂，而且损坏测试焊盘本身的表面。由于如上所述，现在测试焊盘的面积减小，因此加大了对测试焊盘的整个表面损伤的比例。这指的是在余下的制造工艺中连接到那些测试焊盘的键合布线的粘附力变得更弱的问题。
另一方面，在形成半导体元件和布线的工序中有时使用低介电常数的层间绝缘膜。由于低介电常数的绝缘膜的机械强度较弱，因此存在另一个问题，即在探针探测的时候，当探针与测试焊盘接触时，由于接触造成的冲击可以破裂或另外损坏焊盘。
还存在另一个问题。为了减小芯片尺寸，测试焊盘可以布置在有源元件或电连接到有源元件的布线上。如果在探针探测工序中，探针与这种测试焊盘接触，那么接触的冲击可以损坏有源元件和下面的布线。
本发明的目的是提供一种技术，该技术可以有助于增加晶片状态的半导体集成电路的电检查的处理量。
本发明的另一个目的是提供一种技术，该技术在半导体集成电路器件的电检查中可以有助于减小对测试焊盘、层间绝缘膜、半导体元件和布线的损伤。
从该说明书中的下列结合附图的描述将使本发明的上述及其他目的、特点和新颖的特点变得明显。
下面简要地描述本申请中公开的本发明的代表性方面。
根据本发明的半导体集成电路器件的制造方法，包括以下步骤(a)制备分为多个芯片区的半导体晶片，在多个芯片区的每一个中形成半导体集成电路，其主表面上方形成电连接到半导体集成电路的多个第一电极；(b)制备第一卡，它这样保持具有布线的第一薄片，该布线电连接到多个接触端子，用于与多个第一电极和多个接触端子建立接触，以使多个接触端子的尖端朝着半导体晶片的主表面方向突出；以及(c)通过使多个接触端子与多个第一电极接触，电检查半导体集成电路，其中在第一薄片的第一表面上方布置多个接触端子的尖端，以及在与第一表面相反的第一薄片的第二表面上方布置由部分布线形成的多个第二电极，其中第一卡具有电连接到多个第二电极的第一衬底和用于抑制多个接触端子朝向多个第一电极的抑制机构，其中第一衬底具有第一电路，以及在其主表面上方形成电连接到第一电路的多个第三电极，
其中多个第三电极通过第一布线电连接到多个第二电极的各个匹配的电极，其中在第一薄片的第二表面上的多个接触端子上方布置抑制机构，以及其中抑制机构之一抑制一个或多个接触端子。
下面简要地描述由本申请中公开的本发明的某些最典型的方面获得的优点。
因此，在半导体集成电路器件的电检查中，可以减小对测试焊盘、层间绝缘膜、半导体元件以及布线的损伤。
图1是探针卡的平面，该探针卡是本发明的实施例1；图2是沿图1中的线A-A的截面；图3示出了探针卡中包含的薄膜探针基本部分的放大视图的截面，该探针卡是本发明的实施例1；图4是基本部分的截面，该基本部分示出了图3中的一个区域的放大视图；图5是探针卡中包含的薄膜探针的平面，该探针卡是本发明的实施例1；图6示出了图5所示的薄膜探针的一个部分的放大视图的平面；图7是探针卡中包含的薄膜探针的另一个平面，该探针卡是本发明的实施例1；图8示出了图5所示的薄膜探针的另一部分的放大视图的平面；图9是基本部分的截面，该基本部分示出了参考图4至图8描述的薄膜探针制造工序的步骤；图10是基本部分的截面，该基本部分示出了在薄膜探针的制造工序中图9所示的步骤之后的步骤；图11是基本部分的截面，该基本部分示出了在薄膜探针的制造工序中图10所示的步骤之后的步骤；
图12是基本部分的截面，该基本部分示出了在薄膜探针的制造工序中图11所示的步骤之后的步骤；图13是基本部分的截面，该基本部分示出了在薄膜探针的制造工序中图12所示的步骤之后的步骤；图14是基本部分的截面，该基本部分示出了在薄膜探针的制造工序中图13所示的步骤之后的步骤；图15是基本部分的截面，该基本部分示出了在薄膜探针的制造工序中图14所示的步骤之后的步骤；图16是基本部分的截面，该基本部分示出了在薄膜探针的制造工序中图15所示的步骤之后的步骤；图17是基本部分的截面，该基本部分示出了在薄膜探针的制造工序中图16所示的步骤之后的步骤；图18是用探针卡的半导体检查设备每个触点检查的晶片表面中的芯片区布置的一个例子的平面；图19是用探针卡的半导体检查设备每个触点检查的晶片表面中的芯片区布置的另一例子的平面；图20是用探针卡的半导体检查设备每个触点检查的晶片表面中的芯片区布置的另一例子的平面；图21是用探针卡的半导体检查设备每个触点检查的晶片表面中的芯片区布置的另一例子的平面；图22是用探针卡的半导体检查设备每个触点检查的晶片表面中的芯片区布置的另一例子的平面；图23是用探针卡的半导体检查设备每个触点检查的晶片表面中的芯片区布置的另一例子的平面；图24是用探针卡的半导体检查设备每个触点检查的晶片表面中的芯片区布置的另一例子的平面；图25是用探针卡的半导体检查设备每个触点检查的晶片表面中的芯片区布置的另一例子的平面；图26是在实现本发明的一种模式中用于半导体集成电路器件的制造工序的流程图；图27是图26的流程图中所示的探针探测步骤的详细流程图；图28示出了探针卡中包含的薄膜探针的基本部分的放大视图的截面，该探针卡是本发明的实施例2；图29示出了探针卡中包含的薄膜探针的基本部分的放大视图的平面，该探针卡是本发明的实施例2；图30示出了探针卡中包含的薄膜探针的基本部分的放大视图的平面，该探针卡是本发明的实施例2；图31是沿图30中的线B-B的截面；图32是沿图30中的线C-C的截面；图33示出了探针卡中包含的薄膜探针的基本部分的放大视图的截面，该探针卡是本发明的实施例3；图34示出了探针卡中包含的薄膜探针的基本部分的放大视图的截面，该探针卡是本发明的实施例4；图35示出了探针卡的基本部分的截面，该探针卡是本发明的实施例5；以及图36是半导体晶片的平面，其中使用本发明的实施例1的探针卡探针探测半导体芯片区。
具体实施例方式
在详细描述本申请的本发明之前，下面将解释申请中使用的术语。
晶片是集成电路的制造中使用的单晶硅衬底(通常形成为基本上平坦的圆形)、绝缘体上的硅(SOI)衬底、蓝宝石衬底、玻璃衬底、任何其他绝缘、非绝缘或半导体衬底以及结合多个这些衬底的任一衬底。当在本申请中涉及半导体集成电路器件时，该术语不仅覆盖在半导体或绝缘体衬底如硅片、蓝宝石衬底等上制造的，而且，除非另有特别说明，还覆盖在任何其他的绝缘衬底如薄膜晶体管(TFT)、超扭曲向列(STN)液晶、玻璃等上制造的集成电路器件。
器件表面指的是晶片的主表面，其上方通过光刻形成匹配多个芯片区的器件图形。
接触机构是通过与用于制造半导体集成电路的硅晶片相似的晶片工序形成的布线层和连接到布线层的倾斜接触端子的集成结构，即结合光刻、化学气相淀积(CVD)、溅射、刻蚀等的构图技术。
薄膜探针指的是10μm至100μm厚度的薄膜设有接触端子，以与检查的目标接触和从接触端子引出的布线，在布线上形成用于外部接触的电极。
POGO管脚是具有接触管脚(柱塞)的触针，且通过弹簧(线圈弹簧)压向电极(端子)电连接到电极(端子)，它可以具有其中例如在金属导管(保持部件)内布置的弹簧通过金属球传送弹性力到接触管脚的结构。
探针卡是具有与待检查的目标晶片和多层布线板接触的接触端子的结构，以及半导体检查设备指的是具有探针卡和在其上安装待检查晶片的样品支撑布置的检查设备。
探针探测是用经历了晶片处理的晶片上的探针器进行的电测试。当半导体集成电路进行该电测试时，每个接触端子的尖端与芯片区的主表面上形成的电极接触。它包括检查器件是否执行其规定功能的功能测试和对DC工作性能和AC工作性能进行测试，以区分合格和不合格产品。它与分为单个芯片之后(或完成封装之后)进行筛选测试(终测)不同。
老化检查被筛选，以识别在将来通过施加温度和电压应力可以变坏的芯片。
多芯片同步测试指的是对于多个芯片区的半导体集成电路同时进行电检查，并且具体地，超多芯片同步测试指的是对约64个或更多的芯片区(约1,000管脚或更多)的半导体集成电路同时进行电检查。
公知的良好管芯(KGD)指的是以裸芯片状态安装的保证为良好的芯片，如以倒装芯片键合。在本文中，保证芯片是良好的指的是芯片已经通过类似于封装产品进行的检查筛选过。
索引时间是当芯片或晶片被连续地检查时，从一个芯片或晶片的检查完成直到完成准备开始检查的下一个芯片或晶片的放置花费的时间长度。
在本发明的优选实施例的下列描述中，本发明可以指为了方便需要这种描述方式时本发明分成的多个部分或实施例，分开的部分不是互相不相关，而是一个将是另一个的部分或整体的一种改进，细节或辅助描述。
而且，在下面实施例的描述中，只要涉及任何元件的数目等(数目、值、数量、范围等)，除非另外特别陈述，或本发明的原理明显限制该数目等，相关的元件不局限于那些具体数目等，而是可以是任何其他更大或更小的数目。
而且，考虑下面的实施例，提及的任何组成元件(或基本步骤等)显然不一定是必不可少的，除非特别陈述为必不可少或本发明的原理明显表明其必要性。
类似地，在下面实施例的描述中任何提及的任何组成元件等的形状、位置关系或任何其他因素也覆盖实际上类似于或相似于该形状等的形状、位置关系或任何其他因素，除非特别陈述或本发明的原理表明相反。这些也适用于前述的数目、范围等。
在描述本发明的任一实施例中涉及的每个附图中，具有相同功能的元件将分别指定相同的参考符号，且不再重复它们的描述。
在描述的实施例中将涉及一些附图，即使它们是平面图，也可以被部分地画阴影线，以使相关的部分更容易区分。
在下面实施例的描述中，表示场效应晶体管的金属绝缘半导体场效应晶体管(MISFET)缩写成MIS。
下面参考附图详细描述本发明的优选实施例。
(实施例1)图1是探针卡的平面图(第一卡)，该探针卡是本发明的实施例1，以及图2是沿线图1中的线A-A的截面。
如图1和图2所示，在该实施例1的探针卡中，例如形成了多层布线板(第三衬底)1、辅助衬底2、抑制装置、薄膜探针(第一薄片)3等。而且，在该实施例1的探针卡中，在多层布线板1、辅助衬底2和薄膜探针3的每一个中形成电路(布线)。通过在多层布线板1、辅助衬底2和薄膜探针3的每一个中形成电路，在多层布线板1、辅助衬底2和薄膜探针3中任意一个故障的情况下，无需修复整个探针卡，而是仅故障部件(多层布线板1、辅助衬底2或薄膜探针3)需要被替换。因此，可以缩短修复需要的时间。在薄膜探针3上安装的玻璃环氧衬底上布置电连接到薄膜探针3中形成的电路的连接器(第四电极)4。在辅助衬底2上布置电连接到在辅助衬底2中形成的电路的连接器5。通过柔性印制电路(FPC)电缆6电连接这些连接器4和连接器5。当希望不损坏连接器4和连接器5之间的电气特性如模拟时钟性能时，可以使用同轴电缆代替该FPC电缆6。这能使例如模拟时钟在连接器4和连接器5之间精确地传输。在辅助衬底2和多层布线板1的表面上提供用于电连接到在每个电极内形成的电路的连接端子(第五电极(未示出))，以及各个匹配的连接端子通过跳线7彼此电连接。
例如，主要由聚酰亚胺构成的薄膜探针3的外圆通过保持环3B周固定到多层布线板1的下表面。在薄膜探针3的下表面上形成例如四边形锥体或四边平截锥体形状的多个探针(接触端子(在图1和图2中的未示出))。薄膜探针3内形成的电路(布线)电连接到每个探针，且将每个探针电连接到连接器4。
抑制装置主要由基座固定器8、滑板9、水平板10、导向环11、固定螺钉12、弹簧柱塞13、压缩弹簧14、停止层15以及球形轴承16基座固定器8承受探针卡与待检查的晶片接触时产生的负载，并防止探针卡被损坏或受那些负载影响。由此布置在薄膜探针3上的探针防止它们的位置相对于与探针接触的晶片主表面上的电极(测试焊盘(第一电极))偏离。
滑板9和水平板10通过固定螺钉12集成，并通过滑板9和停止层15之间布置的压缩弹簧14的弹力固定到导向环11。
弹簧柱塞13通过导向环11中钻开的孔到达基座固定器8。在该实施例1中，薄膜探针3是柔性的，因为它主要由聚酰亚胺构成。为此，为了使布置在薄膜探针3上的所有探针与晶片的主表面上的电极接触，用于弹簧柱塞13的结构布置通过基座固定器8抑制其中形成了探针的区域中的薄膜探针3。因此，弹簧柱塞13的弹力施加一定的压力在基座固定器8上。顺便提及，例如，在日本未审查的专利公开No.2001-159643中也描述了一种探针卡，该探针卡具有其中弹簧柱塞抑制探针，以使所有探针与芯片上的焊盘接触的结构。
在多层布线板1的中心区中，钻开一个开口17，其侧壁设有多个凸轮随动件18。这些凸轮随动件18具有引导基座固定器8进入开口17并将基座固定器8放置在开口17内的功能。
在多层布线板1的顶表面上布置用于电连接到多层布线板1中形成的电路的多个POGO座19。这些POGO座19具有接收用于使信号从测试器进入探针卡的管脚的功能。
图3示出了薄膜探针3的基本部分的放大视图的截面，以及图4是基本部分的截面，示出了图3中的区域A的放大视图。
在薄膜探针3的下表面(第一表面)上形成例如四棱锥或四棱平截锥体形状的多个突出探针(接触端子)20。在薄膜探针3的顶表面(第二表面)上，布线21被引到探针20，且每一个的一端暴露于聚酰亚胺膜22上，以构成键合焊盘(第二电极)21A。
在聚酰亚胺膜22上方形成聚酰亚胺膜23，以及在聚酰亚胺膜23上方形成增强膜24。这些聚酰亚胺膜22和23构成薄膜探针3的主要元件。选择具有对待检查晶片基本相等的线性膨胀率(热膨胀系数)的材料用于增强膜24。即使温度改变，这也能使晶片的主表面上方形成的探针20和电极(测试焊盘)相互之间的位置保持恒定。结果，每个探针20可以与规定的电极(测试焊盘)安全地接触。对于主要由硅构成的待检查晶片，增强膜24的优选材料的例子包括硅和42合金。
在探针20之上，在每个增强层24中切割沟槽(第二开口)25，因此形成弹性体(第一弹性材料)26，以便填充该沟槽25，且向上溢出沟槽25规定的数量。而且，在该弹性体26之上形成弹性体(第二弹性材料)27，弹性体26和弹性体27共同构成抑制机构28。在该实施例1中，由于弹性体26布置在每个沟槽25内，应该为弹性体26选择足够的可印刷性材料。而且，在该实施例1中，为弹性体26选择比弹性体27更软的材料(弹性率更低)。弹性的这个差异使得即使待检查的晶片翘曲或被其他扭曲，例如在与探针20接触的多个电极(测试焊盘)中或在多个探针20中产生高度不均匀，也能使探针20与电极(测试焊盘)接触。在此情况下，弹性体26吸收与探针20接触的多个电极(测试焊盘)或多个探针20或两者中的高度波动，而弹性体27吸收待检查晶片的任何扭曲。结果，可以增加使用该实施例1的探针卡半导体集成电路电检查的处理量。弹性体26还具有减轻探针20与电极(测试焊盘)接触的冲击的功能，以及当薄膜探针3待检查晶片的外圆周接触时减小作用于薄膜探针3上的应力。
玻璃环氧衬底(第一衬底)29被安装在弹性体27上方。在该玻璃环氧树脂衬底29中的多个层中形成布线(第一电路)，在其顶表面(主表面)上方布置电连接到布线的焊盘(第三电极)30和前述连接器4。在玻璃环氧树脂衬底29中形成的布线具有起用于电连接薄膜探针3和辅助衬底2的继电器电路的作用(参见图2)。构成薄膜探针3上形成的部分布线21的焊盘30和键合焊盘21A由例如金(Au)形成的布线(第一布线)31电连接。因此引线31的直径设为匹配探针探测的时候流过引线31的安培数的电流容量，且对于该实施例1约20μm至50μm，更优选约30μm，可以引证作为例子。因为可以实现从探针20至多层布线板1中形成的电路(布线)的这种电连接(参见图1和图2)，因此探针20与待检查的晶片主表面上形成的电极(测试焊盘)的接触使该实施例1的半导体集成电路可能进行探针探测(电气检查)。
在玻璃环氧树脂衬底29的顶表面上方安装增强板32，以增加玻璃环氧树脂衬底29的机械强度。在该实施例1中，为增强板32选择可以抑制玻璃环氧树脂衬底29的热膨胀及收缩且具有基本上等于待检查晶片的线性膨胀率(热膨胀系数)的材料，该材料是人造的和平坦的。即使温度改变，这种材料可以防止玻璃环氧树脂衬底29的热膨胀或收缩引起探针20和电极(测试焊盘)的相互之间位置偏移。探针20可以保持与各个规定的电极(测试焊盘)可靠地接触。对于主要由硅构成的待检查晶片，增强板32的优选材料的例子包括陶瓷和42合金。
图5是上面提及的薄膜探针3的整体平面图，特别关注布线21的布置图形。其中图示的结构允许同时检查例如由纵横布置的八个区域构成的总共64个芯片区。图6示出了其平坦图形的部分、基本部分分的平面，其中该部分对应于放大视图中示出的四个芯片区。在图6中，探针20仅示出了它们的端部位置，其中每个芯片区布置探针20的26个管脚。
如图6所示，探针20位于它们与晶片的主表面上的电极(测试焊盘)匹配的位置。键合焊盘21A被如此构图，以便利于引线31的键合(参见图4)。在该实施例1中，沿穿过图6所描绘的薄片垂直方向的每个芯片区中心的直线CL排列多个键合焊盘21A。
在如上所述的薄膜探针3中，因为探针20的尖端被布置为匹配待检查的晶片的全部主表面上方的电极(测试焊盘)位置，以及键合焊盘21A被如此构图待电连接探针20的引线31可以被容易地键合，因此即使芯片尺寸减小以及电极(焊盘)尺寸也减小和间距减窄，也能不考虑电极(测试焊盘)的布置在晶片级检查半导体集成电路。
图7是上述薄膜探针3的整体平面图，特别关注增强层24、玻璃环氧树脂衬底29和增强板32的布置图形。与如上所述的图5所示结构一样，该结构图示了其中允许同时检查总共例如64个芯片区，该64个芯片区由纵横布置的各八个区构成。图8示出了它的平坦图形的部分、基本部分分的平面图，其中该部分对应于放大视图中示出的四个芯片区，在图8中，与在图6中一样，探针20仅示出了它们的端部位置，其中每个芯片区布置探针20的26个管脚。
如图7和图8所示，在薄膜探针3的顶表面中形成其中用于布置弹性体26的沟槽25的区域(参见图4)以及提供将露出的键合焊盘21A中的区域，除了这些区域之外，到处都形成增强层24。在露出键合焊盘21A的区域，沟槽24A切入增强层24，在玻璃环氧树脂衬底29中形成开口33，以及在增强板32中形成开口34。如上所述，由于增强层24由具有基本上等于待检查晶片的线性膨胀率的材料形成，因此即使温度改变，在薄膜探针3顶表面的大区域上形成的增强层24能使芯片区的主表面上形成的接触端子20和电极(测试焊盘)的相对位置保持可靠地匹配。
顺便提及，为了使探针20(参见图4)与芯片区中的电极(测试焊盘)接触，以在探针20和电极(测试焊盘)之间建立电连接，应该使电极(测试焊盘)的表面上方形成的自然氧化膜(未示出)破裂，以使探针20与电极(测试焊盘)接触。如果这里使用具有悬臂探针尖(needles)的探针卡代替实施例1的探针卡具有的探针20(参见图4)，在探针和电极(测试焊盘)接触之后，通过擦拭该探针自然氧化膜一定会破裂。但是，该擦拭不仅使自然氧化膜破裂，而且可能损坏电极(测试焊盘)本身的表面。一旦电极(测试焊盘)的表面由此被损坏，那么在后续步骤当连接电极(测试焊盘)和键合布线时，可能减弱电极(测试焊盘)和键合布线之间的键合力。此外，因为减小的芯片尺寸也需要电极(测试焊盘)尺寸减小，因此电极(测试焊盘)表面中损坏的面积比例增加，以及可能招致电极(测试焊盘)和键合布线之间的键合力减弱。
另一方面，通过抑制机构28(参见图4)的抑制力使得该实施例1的探针20的尖端刺穿自然氧化膜，到达电极(测试焊盘)本身的表面，以在探针20和电极(测试焊盘)之间建立电连接。因为该结构使得擦拭没有必要，因此可以减小探针20和电极(测试焊盘)之间的接触需要的持续时间。结果，与利用由悬臂探针尖构成的接触端子相比较，可以减小对电极(测试焊盘)表面造成的损坏。因此，可以防止在后续步骤连接的键合引线和电极(测试焊盘)之间键合力减弱的麻烦。此外，因为没有必要进行擦拭，所以可以减小电极(测试焊盘)的尺寸，以及这使之可以减小芯片尺寸。
而且，根据本发明人进行的实验，在通过POGO管脚与薄膜探针接触能够从探针发送和接收测试信号的探针卡中，如日本专利申请号2003-075429中描述的探针卡，由于POGO管脚和薄膜探针之间的电连接，POGO管脚具有的弹簧的弹力强加一个负载在薄膜探针上，且该负载被传输到探针。为此，发现探针与电极(测试焊盘)接触时作用于电极(测试焊盘)的负载约为每个电极(测试焊盘)6g至8g。另一方面，在如上所述的该实施例1的探针卡的情况下，探针20和电极(试验焊盘)彼此接触时作用于电极(测试焊盘)的负载约为每个电极(测试焊盘)1g至2g。因此，在使用该实施例1的探针卡的情况下，探针20和电极(试验焊盘)彼此接触时作用于电极(测试焊盘)的负载能小于使用带POGO管脚的探针卡的情况。对于待检查的晶片，这指的是在形成半导体元件和布线的工序中能使用低机械强度的低-介电常数绝缘膜作为层间绝缘膜。因此用该实施例1的探针卡进行探针探测，可以减小对层间绝缘膜、半导体元件和布线的损坏。由于上面涉及的POGO管脚是昂贵的，因此与使用POGO管脚的探针卡相比较，该实施例1的探针卡可以减小其自身成本。
顺便提及，在减小芯片尺寸的尝试中，可以在有源元件或电连接到有源元件的布线上方提供电极(测试焊盘)。在探针探测的时候，如果探针与这种电极(测试焊盘)接触，它担心该接触的冲击可能损坏有源元件和/或底下的布线。如上所述，在使用该实施例1的探针卡的情况下，可以减小探针20和电极(试验焊盘)彼此接触时作用于电极(测试焊盘)的负载，且由此可以防止这种麻烦。
或通过晶片处理封装(下面缩写成WPP)技术制造半导体集成电路器件的情况下，在以晶片状态照原样聚集晶片的树脂密封之后，形成用作每个半导体集成电路器件的外部连接端子的凸块电极，以及晶片被切割为单个半导体集成电路器件(芯片)。在通过该WPP技术处理了如上所述的待检查晶片的情况下，凸块电极变为测试焊盘，由于在如上所述使用该实施例1的探针卡的情况下可以减小探针20和电极(试验焊盘)相互接触时作用于电极(测试焊盘)的负载，如果通过利用该实施例1的探针卡探针探测这种晶片，那么由探针20在凸块电极的表面形成的凹痕可以制得更小和更浅。在后续步骤，通过回流熔化凸块电极并使它们与封装衬底上的焊盘连接，当半导体集成电路器件被安装在封装衬底上时，可以防止在封装衬底侧上的凸块电极和焊盘之间的连接失败的出现。
而且，当薄膜探针3与待检查晶片的外圆周接触时，担心作用于位于晶片的外圆周附近的探针20的负载可能增加，以挤压探针20的尖端或可能产生一些其它损坏。但是，由于在如上所述使用该实施例1的探针卡情况下，可以减小探针20和电极(试验焊盘)相互接触时作用于电极(测试焊盘)的负载，因此可以防止这种损坏。
接下来，将参考图9至图17描述上面参考图4至图8描述的薄膜探针3的制造工序。图9至图17示出了薄膜探针3的制造工序中基本部分的截面图。顺便提及，在全为日本的专利申请No.平6(1994)-22885中、未审查的专利公开No.平7(1995)-283280、未审查的专利公开No.平8(1996)-50146、未审查的专利公开No.平8(1996)-201427、专利申请No.平9(1997)-119107、未审查的专利公开No.平11(1999)-23615、未审查的专利公开No.2002-139554、未审查的专利公开No.平10(1998)-308423、专利申请No.平9(1997)-189660、未审查的专利公开No.平11(1999)-97471、未审查的专利公开No.2000-150594、专利申请No.2002-289377、专利申请No.2002-294376、专利申请No.2003-189949、专利申请No.2003-75429以及专利申请No.2003-371515也描述了薄膜探针的结构及其制造工序以及类似于探针20的结构及其制造工序。
首先，如图9所示，制备0.2mm至0.6mm厚的硅晶片(第二衬底)，以及通过热氧化在该晶片41的两个表面上方形成约0.5μm厚的氧化硅膜。然后，在用光刻胶膜掩模的情况下刻蚀晶片41的主表面上方的氧化硅膜，以在晶片41的主表面上方的氧化硅膜中钻开到达晶片41的开口。接下来，在用氧化硅膜的剩余部分掩模的情况下，通过用强碱(例如，氢氧化钾的水溶液)的水溶液各向异性地刻蚀晶片41，在晶片41的表面中钻开由(111)面围绕的平截棱锥形孔(第一孔)43。
然后，通过用氢氟酸和氟化氨的混合物的湿法刻蚀除去在钻开孔43中用于掩模的氧化硅膜。之后晶片41热氧化，在包括孔43内部的晶片41上方全部形成约0.5μm厚的氧化硅膜44。接下来，在包括孔43内部的晶片41的主表面上方形成导电膜(第一金属膜)45。该导电膜45例如可以通过溅射或汽相淀积连续地层叠约0.1μm的铬膜和约1μm厚的铜膜而形成。接下来，在随后的步骤通过光刻在导电膜45和将形成探针20(参见4)的区域中的部分光刻胶膜上形成光刻胶膜，以钻开开口。
然后，通过使用导电膜45作为电极的电解电镀在光刻胶膜中的开口底部露出的部分导电膜45上连续地层叠高硬度的导电膜(第一金属膜)47，48和49。在该实施例1中，例如，导电膜47和49可以是镍膜，以及导电膜48可以是铑膜。通过至此的这些步骤，前述的探针20可以由导电膜48和49形成。为了添加，下面将描述在随后的步骤将被除去的导电膜45和47。
接下来，在除去光刻胶膜之后，如此形成聚酰亚胺膜(第一聚酰亚胺膜)22，以便覆盖探针20和导电膜45。然后，在该聚酰亚胺膜22中钻开到达探针20的开口(第一开口)。可以在用铝膜掩模的情况下通过激光打孔或干法刻蚀钻开该开口。
接下来，在包括开口内部的聚酰亚胺膜22上形成导电膜(第二金属膜)51。该导电膜51例如可以通过溅射或汽相淀积连续地层叠约0.1μm的铬膜和约1μm厚的铜膜而形成。接下来，在导电膜51上形成光刻胶膜之后，通过光刻构图光刻胶膜，以在光刻胶膜中钻开到达导电膜51的开口。然后，通过在开口中的导电膜51上电镀形成导电膜(第二金属膜)52。在该实施例1中，导电膜52例如可以是通过从下层向上连续地层叠铜膜或铜膜和镍膜形成的层叠膜。
然后，除去光刻胶膜之后，在用导电膜52掩模的条件下通过刻蚀导电膜51形成由导电膜51和52构成的布线21以及对准标记53。布线21可以电连接到开口底部的探针20。
接下来，通过粘贴例如基于聚酰亚胺的胶粘片或基于环氧树脂的胶粘片到晶片41的主表面，形成用作粘结层的聚酰亚胺膜(第二聚酰亚胺膜)23。然后，将金属片(第二片)55固定到该聚酰亚胺膜23的上表面。对于该金属片55，将选择其线性膨胀率低且接近于晶片41的线性膨胀率(第一线性膨胀率)的材料，以及在该实施例1中，可以使用例如42合金(4ppm/℃的线性膨胀率、42∶58％比率的镍和铁)或不胀钢(具有1.5ppm/℃的线性膨胀率、36∶64比率的镍和铁合金)。或代替使用金属片55，也可以形成与晶片41相同材料的硅膜，或可以使用铁、镍和钴的合金或约等于硅的线性膨胀率的陶瓷和树脂的混合材料。在该金属片55中形成窥视窗56，以允许直接目测对准标记53。例如通过使用对准标记53和窥视窗56在其上形成了探针20和对准标记53的晶片41上重叠其中形成了窥视窗56的金属片55，同时施加10至200kgf/cm2的压力，在不低于聚酰亚胺膜23的玻璃化转变点温度的温度下加热它们以实现热压卷曲，完成金属片55的固定。
通过用聚酰亚胺膜23固定该金属片55，可以增加形成的薄膜探针3的强度和面积量度。通过防止由于检查时的温度和在各种其他情况中薄膜探针3和待检查晶片从它们的相对位置偏移，金属片55的固定也用来保证薄膜探针3和待检查晶片相互之间的位置精确性。
然后，在用光刻胶膜57掩模的条件下刻蚀金属片55。在该实施例1中，通过用氯化铁溶液的喷射刻蚀可以完成该工作。
接下来，除去光刻胶膜57之后，如图10所示，在用金属片55掩模的条件下，钻孔聚酰亚胺膜23，以钻开到达布线21的开口(第三开口)58。例如可以通过使用准分子激光器或二氧化碳激光器激光操作或干法刻蚀完成该钻孔。
接下来，如图11所示，利用光刻胶膜59刻蚀金属片55，形成由金属片55构成的前述增强层24(包括沟槽25)。由该刻蚀形成的增强层24的平坦图形变为参考图7和图8描述的增强层24的平坦图形。
然后，如图12所示除去光刻胶膜59，并且通过露出开口58底部的布线21端子形成由这些布线21的端子构成的前述键合焊盘21A。
然后，在沟槽25内形成弹性体26。在此步骤，如此形成弹性体26，以使它的规定的数量溢出沟槽25。形成可适用于该实施例1的弹性体26的方法包括用弹性树脂印刷沟槽25的内部或用分配器涂敷这种树脂，以及将硅薄片安装在其上。如先前所述，对于弹性体26，应该选择用于弹性体27(参见图4)的软材料(具有较低的弹性系数)。即使例如待检查的晶片是翘曲的或其他扭曲的，以使与探针20接触的晶片主表面上的多个电极(测试焊盘)的高度不均匀，该选择也能使探针20与电极(测试焊盘)可靠的接触。而且，弹性体26通过局部变形吸收各个探针20的尖端高度的不均匀，同时减轻许多探针20的尖端与待检查晶片的主表面上排列的电极(测试焊盘)接触的冲击。因此，弹性体26通过顺从电极(测试焊盘)的高度的不均匀一致咬合有助于在探针20和电极(测试焊盘)之间实现接触。
接下来，在弹性体26上形成先前参考图4描述的弹性体27。可用于该实施例1的形成弹性体27的典型方法包括与弹性体26引用的方法相同的那些方法。
然后，在弹性体27上方粘贴其上方形成参考图1至图4(也参见图7和图8)描述的连接器4、焊盘30和开口(第四开口)33的玻璃环氧树脂衬底29，与开口33对准并布置在键合焊盘21A上方。接下来，将其中形成了开口34(参见图7和图8)的增强板32粘贴在玻璃环氧树脂衬底29上方，与开口34对准并布置在键合焊盘21A上方。
接下来，如图14所示，将例如由金构成的引线31(参见图3和图4)键合到焊盘30和键合焊盘21A，以电连接焊盘30和键合焊盘21A。下面进一步详细描述用于引线31的这些键合步骤。首先，晶片41加热至约125℃。然后通过热卷曲布线键合方法结合使用超声波将引线31的一侧端子键合到焊盘30。然后用于将引线31键合到焊盘30的毛细管(未示出)通过施加约50g至150g、更优选约80g的负载到键合部分约0.1秒至0.2秒，同时例如施加约120kHz的超声波振动频率到键合部分执行它们的功能。超声波的频率不局限于约120kHz，而是可以是任何其他适宜的频率，例如约90kHz或约190kHz。然后，引线31的另一侧端子键合到键合焊盘21A。在该实施例1中，例如可以在与将引线31键合到焊盘30相同的条件下完成从引线31到键合焊盘21A的键合。
接下来，如图15所示，用胶粘剂将薄膜探针支架60和处理环61粘贴到增强层24。然后，在那些薄膜探针支架60和处理环61上粘贴保护膜(未示出)，以及将中空的环形保护膜(未示出)粘贴到晶片41的后表面。接下来，用那些保护膜掩模的条件下，通过用氢氟酸和氟化氨的混合物刻蚀除去晶片41的后表面上的氧化硅膜44。
然后，除去保护膜之后，将用于硅刻蚀的固定夹具安装到晶片41。用于硅刻蚀的该固定夹具主要由中间固定板62、不锈钢-制成的固定夹具63、不锈钢-制成的盖子64和O形环65组成。为了将用于硅刻蚀的固定夹具安装到晶片41，将薄膜探针支架60螺拧到中间固定板62上，以及在之间具有O形环65的固定夹具63和盖子64之间装配晶片41。在将盖子64安装到晶片41之后，通过用强碱的水溶液(例如，氢氧化钾的水溶液)刻蚀除去用于形成薄膜探针3的铸模，晶片41。
然后，通过刻蚀连续地除去氧化硅膜44、导电膜45和导电膜47。在该工序中，用氢氟酸和氟化氨的混合物刻蚀氧化硅膜44，用高锰酸钾的水溶液刻蚀导电膜45中包含的铬膜，并用碱性的铜蚀刻液刻蚀铜膜和镍膜，铜膜包含在导电膜45中，镍膜是导电膜47。通过至此所述的步骤，在探针20的表面上浮现铑膜，铑膜是构成探针20的导电膜48。与镍相比更硬和更难以氧化的焊料和铝难以粘结到其表面上出现铑膜的探针20，焊料和铝是晶片主表面上的多个电极(测试焊盘)的材料且与探针20接触，由此有助于稳定接触电阻。
接下来，除去用于硅刻蚀的固定夹具之后，如图16所示，将保护膜66粘附到安装了薄膜探针支架60和处理环61的表面，以及将保护膜67粘附到其上形成了探针20的表面。在该步骤，在与探针20相对的保护膜67的区域内布置防污染部件68，以防止探针20的尖端与保护膜67接触且被污染或破裂。然后，除去对准标记53上的部分保护膜66。
接下来，如图17所示，在薄膜探针支架60和聚酰亚胺膜23之间涂敷胶粘剂69。然后，将薄膜探针支架60的尖端固定在变形的聚酰亚胺膜23上，而薄膜探针支架60被向下推。
此后，沿薄膜探针支架60的外圆周与其集成一体的保护膜66和67以及聚酰亚胺膜22和23以及胶粘剂69被切割，以制造用于该实施例1的薄膜探针20。
于是，图36是其中多个芯片(芯片区)CF被隔开的晶片WH的平面图。在分为多个芯片CF的晶片WH上通过利用该实施例1的探针卡执行探针探测。为了增加检查(例如探针探测)晶片状态的半导体集成电路的处理量，每个晶片需要的检查时间长度应该被缩短。例如，由T0＝(T1+T2)×N+T3表示每个晶片检查需要的时间T0，其中T1是半导体检查设备每次检查轮回花费的时间；T2是索引探针卡花费的时间；N是使探针器(该实施例1中的探针20(参见图4))具有的探针与晶片接触触底的数目；以及T3是替换晶片花费的时间。该等式表明为了增加检查晶片状态半导体集成电路器件的处理量，应该减小触底数目。另一方面，由K＝M1/(M2×N)表示发射(shot)效率K，其中M1是在一个晶片中形成的芯片区数目，以及M2是探针卡可以接触的芯片区数目。该发射效率K差指的是探针卡的使用效率差以及触底数目增加。因此，表示发射效率K的该等式也表明需要减小触底数目。
于是，将参考图18至图25描述在检查晶片状态的半导体集成电路中芯片区的多芯片同步测试(包括超多芯片同时测试)的各个例子及这些例子中的发射效率。
图18是探针卡的每次接触用半导体检查设备检查的晶片表面中的芯片区布置的一个例子的平面图。在附图中芯片区画阴影。
在图18所示的例子中，在晶片WH中分割312个芯片区。每次可以与探针卡接触的每个接触区CA与总共16个芯片区相匹配，该16个芯片区由垂直截面中的八个、附图的横向中的两个构成，以便在25次接触中，探针卡可以检查晶片WH的表面中的所有芯片区中的半导体集成电路。上面引用的等式计算发射效率K，表明在此情况下发射效率约为78％。
图19是探针卡的每次接触用半导体检查设备检查的晶片表面中的芯片区布置的另一个例子的平面图。在附图中芯片区画阴影。
在图19所示的例子中，在晶片WH中分割312个芯片区。每次可以与探针卡接触的每个接触区CA与总共24个芯片区相匹配，该24个芯片区由垂直截面中的12个、附图的横向中的两个构成，以便在18次接触中，探针卡可以检查晶片WH的表面中的所有芯片区中的半导体集成电路。上面引用的等式计算发射效率K，表明在此情况下发射效率约为72％。
图20是探针卡的每次接触用半导体检查设备检查的晶片表面中的芯片区布置的另一个例子的平面图。在附图中芯片区画阴影。
在图20所示的例子中，在晶片WH中分割312个芯片区。每次可以与探针卡接触的每个接触区CA与总共32个芯片区相匹配，该32个芯片区由垂直截面中的8个、附图的横向中的四个构成，以便在13次接触中，探针卡可以检查晶片WH的表面中的所有芯片区中的半导体集成电路。上面引用的等式计算发射效率K，表明在此情况下发射效率约为75％。
图21是探针卡的每次接触用半导体检查设备检查的晶片表面中的芯片区布置的另一个例子的平面图。在附图中芯片区画阴影。
在图21所示的例子中，在晶片WH中分割312个芯片区。每次可以与探针卡接触的每个接触区CA与总共64个芯片区相匹配，该64个芯片区由垂直截面中的8个、附图的横向中的八个构成，以便在8次接触中，探针卡可以检查晶片WH的表面中的所有芯片区中的半导体集成电路。上面引用的等式计算发射效率K，表明在此情况下发射效率约为61％。
图22是探针卡的每次接触用半导体检查设备检查的晶片表面中的芯片区布置的另一个例子的平面图。在附图中芯片区画阴影。。
在图22所示的例子中，在晶片WH中分割312个芯片区。每次可以与探针卡接触的每个接触区CA与总共100个芯片区相匹配，该100个芯片区由垂直截面中的10个、附图的横向中的十个构成，以便在四次接触中，探针卡可以检查晶片WH的表面中的所有芯片区中的半导体集成电路。上面引用的等式计算发射效率K，表明在此情况下发射效率约为78％。
图23是探针卡的每次接触用半导体检查设备检查的晶片表面中的芯片区布置的另一个例子的平面图。在附图中芯片区画阴影。
在图23所示的例子中，在晶片WH中分割312个芯片区。每次可以与探针卡(探针20)接触的每个接触区CA与每隔一行的芯片区相匹配，以便在两次接触中，探针卡可以检查晶片WH的表面中的所有芯片区中的半导体集成电路。在此情况下，一次可以与探针卡接触的芯片区的数目是168。上面引用的等式计算发射效率K，表明在此情况下发射效率约为93％。
图24是该实施例1的探针卡的每次接触用半导体检查设备检查的晶片表面中的芯片区布置的另一个例子的平面图。在附图中芯片区画阴影。
在图24所示的例子中，在晶片WH中分割856个芯片区。每次可以与探针卡(探针20)接触的每个接触区CA与每隔四行的芯片区相匹配，以便在四次接触中，探针卡可以检查晶片WH的表面中的所有芯片区中的半导体集成电路。在此情况下，一次可以与探针卡接触的芯片区的数目是230。上面引用的等式计算发射效率K，表明在此情况下发射效率约为93％。
图25是该实施例1的探针卡的每次接触用半导体检查设备检查的晶片表面中的芯片区布置的另一个例子的平面图。在附图中芯片区画阴影。
在图25所示的例子中，在晶片WH中分割828个芯片区。每次可以与探针卡(探针20)接触的每个接触区CA与以等间隔选择的一个或另一个规定的芯片区相匹配，以便在八次接触中，探针卡可以检查晶片WH的表面中的所有芯片区中的半导体集成电路。在此情况下，此时可以与探针卡接触的芯片区的数目是118。上面引用的等式计算发射效率K，表明在此情况下发射效率约为88％。
如参考图18至图25所述，如图18至图22所示设置矩形接触区CA的情况下，发射效率小于约80％，但是通过在规定的布置中选择芯片区或以规定的间隔在如图23至图25所示的整个晶片WH上设置接触区CA，发射效率可以上升到约80％以上。根据在此情况中的触底数目，在图23至图25所示的情况中，该数目远小于设置矩形接触区CA(除图21和图22所示的情况之外)的情况。因此，通过在规定的布置中选择芯片区或以规定的间隔在如图23至图25所示的整个晶片WH上选择芯片区以及基于那些设置接触区CA，可以减小检查每个晶片花费的时间长度。结果，可以增加检查晶片状态的半导体集成电路的处理量。
或在使用悬臂探针尖的情况下，如果芯片区的尺寸降低以及芯片区中的电极(测试焊盘)间距减窄，担心在探针卡上探针尖的直立(erection)可能变得困难。而且，在使用悬臂探针尖的情况下，如果沿两个相对侧排列芯片区中形成的两行电极(测试焊盘)，即例如每一侧一行，那么匹配图18和图19所示的两行芯片区的接触区CA的探针直立是可能的。但是，如果芯片区的更多行变为接触区CA(例如，如图20至图22所示的情况)或在规定的布置中选择的芯片区或在整个晶片WH上以规定间隔选择的芯片区设为接触区CA(例如，如图23至图25所示的情况)，如果考虑到探针尖的延伸方向，那么探针直立将是不可能的。因此，使用悬臂探针尖将不可能实现图23至图25所示的多芯片同步测试的情况，其中发射效率将很高以及触底数目很小。另一方面，参考图1至图17描述了该实施例1的探针卡，由于它允许探针20的尖端(参见图4)如此布置，以便匹配待检查的晶片整个主表面上的电极(测试焊盘)，如上所述，可以实现图23至图25所示的多芯片同步测试的情况。如果探针20的尖端布置为匹配待检查晶片WH中形成的所有芯片区中的所有电极(测试焊盘)的位置，那么触底数目可以减小为仅一个。
接下来，参考图26描述用于该实施例1的半导体集成电路器件的制造方法的一个例子。图26是用于半导体集成电路器件的制造工序的流程图。下面的描述涉及其中该实施例1用作多芯片封装(MCP)的半导体集成电路器件的情况，其中混合安装逻辑IC和电可擦可编程只读存储器(EEPROM；以下称为快闪存储器)。
首先，在预处理步骤，在晶片的器件表面(主表面)上方形成构成逻辑IC和快闪存储器的每一种的多个元件。因此，在该步骤，根据逻辑IC和快闪存储器的各种规格，通过在由单晶硅构成的半导体晶片上重复例如氧化、扩散、掺杂、布线图形形成以及形成绝缘层和布线层(步骤S1)的这种晶片处理步骤形成希望的集成电路。此外，然后在晶片的器件表面(主表面)中分割的每个芯片区中形成供探针探测使用的嵌入自测(BIST)电路。在该实施例1中，该BIST电路用于探针探测快闪存储器部分。
然后，在用于将晶片分为多个芯片区的划片区中形成的构成测试元件组(TEG)的MIS进行直流工作性能测试。因此，通过测量构成TEG的MIS的阈值电压检查构成每个逻辑IC和快闪存储器的MIS的阈值电压(步骤S2)。
接下来，检查其中形成了许多元件的晶片(晶片级检查)(步骤S3)。在该检查中，按顺序执行老化和探针探测，并且根据需要在老化之前可以增加探针探测。在老化中，在高温气氛中(例如，125℃至150℃)，通过向镜片施加额定的或更高的源电压让电流流入集成电路，以筛选出施加温度和电压应力时，在将来可以证明探测的芯片。探针探测包括例如检查是否使用规定的测试图形执行规定的功能的功能测试、输入和输出端之间的开路/短路测试、漏电流测试、测量源电流的DC测试以及AC定时的AC测试。在该晶片级探针探测步骤，使用具有参考图1至图17描述的该实施例1的探针卡的半导体检查设备。此外，在晶片级老化步骤，可以应用该实施例1的探针卡。晶片级的这种检查使得老化及其他测试中的缺陷数据可以反馈到预处理步骤。由此可以固定预处理步骤的任何麻烦。
现在，图27是上述探针探测工序的详细流程图。如图27所示，首先，在高温(例如80℃至150℃)气氛中探针探测快闪存储器部分(S31)。在该步骤，根据参考图18至图25描述的芯片区的多芯片同步测试，使用参考图1至图17描述的该实施例1的BIST电路和探针卡进行探针探测。
然后，在常温(例如，约20℃至30℃)的气氛或低温(例如约-40℃)的气氛中探针探测逻辑IC部分(步骤S32)。在该实施例1的工序例子中，对于逻辑IC部分的探针探测不使用BIST电路，多芯片同步测试不应用于芯片区，但是每个单个芯片区被探针探测。对于逻辑IC，由于测试焊盘的数目非常大，因此多芯片同步测试也不应用于芯片区，但是使用具有薄膜探针3(图3和参见图4)的该实施例1的探针卡进行探针探测，其中每个探针20匹配芯片区的一个或另一个(参见图6)。
接下来，在常温(例如约20℃至30℃)的气氛或低温(例如约-40℃)的气氛中探针探测快闪存储器部分(步骤S33)。在该步骤，可以使用上面的步骤S31使用的BIST电路和探针卡执行探针探测。
然后，在高温(例如80℃至150℃)的气氛中探针探测逻辑IC部分(步骤S34)。在该步骤，可以使用步骤S32使用的探针卡执行探针探测。
在如上所述的步骤S3，执行测试，该测试花费像老化时间(约8至48小时)那样的长时间，如长周期测试或更新测试(约一小时至数十小时)。通过执行这种晶片级的耗时测试，在将晶片分为单个芯片之后进行这种测试的情况下，可以显著地增加制造该实施例1的半导体集成电路器件的产量。
接下来，通过用激光束照射减轻由于如上所述的老化和探针探测元件发现次品。因此，在该步骤，例如，分析探针探测的结果，找出快闪存储器的任何缺陷位，以及处理冗余度减轻，以通过用激光束切割冗余度减轻的熔丝或用外电压输入切割电熔丝修复缺陷位(步骤S4)。更该减轻步骤之后，也可以执行分别类似于如上所述的步骤S3的晶片级老化步骤和晶片级探针探测步骤的晶片级老化步骤和晶片级探针探测步骤。该步骤是用来证实冗余度减轻已将缺陷位改变为冗余度减轻位。于是，也可以进行仅在冗余度减轻之后进行的快闪存储器中的存储单元的干扰测试，如干扰更新测试。或快闪存储器中的存储单元可以进行晶片级的写和擦除测试(步骤S5)。
接下来，其中形成了逻辑IC和快闪存储器的晶片被切割为单个芯片(步骤S6)，因此该晶片也可以与好的产品一样装运而不切割为芯片(步骤S7)。
然后，在经历管芯键合步骤之后，在管芯键合步骤中形成了逻辑IC和快闪存储器的芯片被安装在封装衬底上，在引线键合步骤用引线电连接每个芯片的焊盘和封装衬底上的焊盘，在树脂铸模步骤，为了保护树脂铸模各个芯片和布线部分，以及模和表面-处理外部引线的引线铸模步骤，芯片被封装(步骤S8)。顺便提及，引线键合不是唯一合适的方法，而且倒装芯片键合也是可接受的。以此方式装配的封装被装运作为可用于用户的产品(步骤S9)。
在用于该实施例1的半导体集成电路器件的上述制造工序中，因为在封装组件之前包括老化和探针探测，因此可以减轻作为老化或探针探测的结果的发现缺陷的芯片。因为这能通过KGD装配封装，因此可以显著地增加封装的产量。
此外，晶片级的老化和探针探测的应用有助于减小总的索引时间。而且，晶片级检查用来增加可以同时检查的芯片数目。因为这些因素能够增加晶片检查过程的处理量，因此可以减小该实施例1的半导体集成电路器件的生产成本。
(实施例2)接下来将描述本发明的实施例2。
在待检查的晶片主表面上形成的电极(测试焊盘)中，较大的电流通过某些电极而流动，包括例如电源线和接地线。在该实施例2中，如图28所示，在电连接到探针20的键合焊盘21A和焊盘30之间键合多个引线31，探针20与这种电极(测试焊盘)接触。其中较大电流流动的键合焊盘21A和焊盘30之间的电流容量可以被放大。
如果以与其他探针20同样的尺寸形成探针20，那么与其中较大电流流动的电极(测试焊盘)接触的探针20上的电负载也将更大，如果该电负载更大，那么可能产生那些探针20被加热并焊接在电极(试验焊盘)上或破裂的这种麻烦。鉴于这种担心，在该实施例2中，与其中较大电流流动的电极(测试焊盘)相对的探针(接触端)20A设有尖端20B，其尺寸相对如图29所示的条件更大。探针20A和电连接到探针20A的引线21B也分别形成比探针20和布线21更大的宽度。由于在电极(测试焊盘)上形成薄自然氧化膜，然后尖端20B将破裂与电极(测试焊盘)侧边电接触的自然氧化膜。由于通过向尖端20提供相对尺寸比探针20的尖端20C更大的尖端，那些更大尖端20B的电接触区可以制得比较小的探针20的尖端20C更大，其中较大电流流动的电极(测试焊盘)和尖端20B之间的接触电阻可以被减小。优选尖端20B的电接触区与尖端20C的电接触区的比率大于电流流过相对更大的尖端20B与电流流过相对较小的尖端20C的安培数的比率。
在如上所述形成相对尺寸更大的尖端20B的情况下，如此形成探针20和20A，以便使相对更大的尖端20B和相对较小的尖端20C的高度相等。该相等的高度能使所有探针20和20A与电极(测试焊盘)可靠的接触。
顺便提及，在布置了大量的电极(测试焊盘)的情况下，那些电极(测试焊盘)可以按多个行排列。图30是示出了匹配四行排列的电极(测试焊盘)的薄膜探针3的基本部分的平面图。图31是沿图30中的线B-B的截面，以及图32是沿图30中的线C-C的截面。如果芯片区尺寸相等，那么相邻探针20的尖端20C之间的距离LX将随着电极(测试焊盘)阵列数目的增加而减窄，且它进一步担心相邻的探针20可能相互接触。鉴于这种担心，通过使探针20的平坦六边形图形旋转45°，例如如图30所示，可以防止相邻的探针20相互接触的麻烦。尽管这里描述了使探针20的平坦六边形图形旋转45°的例子，但是该角度不局限于45°，而是只要可以防止相邻的探针20相互接触，它可以旋转任意其他角度。
另一方面，如图30所示布置匹配四行电极(测试焊盘)的探针20，在相同布线层形成从上面电连接到探针20的所有布线21是困难的。这些是因为距离LX的前述减窄招致相邻探针20相互接触的担心，而且电连接到探针20的布线21也可能相互接触。在形成其宽度更大的布线21B，以匹配如上所述电流容量的情况下，更加担心布线21B与相邻布线21接触。鉴于这些担心，在两个布线层(布线21C和21D)中可以形成那些布线，例如在如图31和图32所示的该实施例2中。顺便提及，在布线21D和前述聚酰亚胺膜23(参见图9至图17)上形成聚酰亚胺膜23A。在两层中的下层中形成的布线21C在聚酰亚胺膜22中钻开的通孔50A的底部与探针20接触，以及两层的上层中的布线21D在聚酰亚胺膜23和聚酰亚胺膜22中钻开的通孔50B底部与探针20接触。因为这些布置使之可以保证相同布线层中的相邻布线21C或布线21D之间足够大的间距，因此可以防止相邻的布线21C或布线21D相互接触的麻烦。或在以五行或更多行排列电极(测试焊盘)和增加匹配探针的数目，以减窄前述距离LX的情况下，通过形成仍更大数目的布线层可以加宽布线之间的间距。
(实施例3)现在将描述本发明的实施例3。
如图33所示，通过在实施例1的探针卡中的玻璃环氧树脂衬底(参见图4)上安装电连接到玻璃环氧树脂衬底29内形成的电路(布线)的电子元件71配置该实施例3的探针卡。在该实施例3中，电子元件71可以想象的例子包括可以构成继电器、电容器和外置自测(BOST)电路(第二电路)的元件。这些电子元件71与探针20的电距离越短，它们传输电性能越好，如模拟时钟。为此，当电子元件71安装到玻璃环氧树脂衬底29时，比当它们安装到例如多层布线板1(参见图1和图2)时可以实现更好的电性能。
在电子元件71是继电器的情况下，其中继作用可以仅电引导希望探针探测需要的那些探针20到多层布线板1。因此，如此键合引线31，以便电连接所有探针20和玻璃环氧树脂衬底29中的电路(布线)，且通过来自多层布线板1的继电器电切断希望的探针探测不需要的探针20。例如，在参考图27如上所述的实施例1的逻辑IC部分的探针探测(例如直流测试)中，探针20接触芯片区中的所有电极(测试焊盘)。因此，继电器促使所有探针20电连接到多层布线板1。或在参考图27如上所述的实施例1的快闪存储器部分的探针探测中，由于使用了BIST电路，不必要使探针20与芯片区中的所有电极(测试焊盘)接触。因此，通过使用继电器从多层布线板1切断探针探测不需要的那些探针20，且通过使用继电器仅使探针探测需要的探针20电连接到多层布线板1。这使之可以仅通过中继作用用单个探针卡(薄膜探针3)探针探测逻辑IC部分和快闪存储器部分。结果，每当探针探测逻辑IC部分和探针探测快闪存储器部分时，不必替换探针卡(薄膜探针3)，导致探针探测工序的简化。而且，每当探针探测逻辑集成IC部分和快闪存储器部分时消除了替换探针卡(薄膜探针3)的需要，也能使探针卡的成本减小。
(实施例4)接下来将描述本发明的实施例4。
如图34所示，该实施例4的探针卡具有一个结构，其中如上所述的实施例1的探针卡中的弹性体27朝着引线31的方向延伸以及类似于弹性体26的弹性体26A布置在延伸部分和增强层24之间。该弹性体26A的布置使之可以抑制当引线31键合到焊盘30时玻璃环氧树脂衬底29的振动。因为玻璃环氧树脂衬底29振动的这种抑制防止当引线31键合到焊盘30时施加的能量从键合部分扩散，因此构成引线31的金属和构成焊盘30的金属可以以令人满意的方式形成共晶。这能够增加引线31和焊盘30之间的连接强度。
(实施例5)接下来将描述本发明的实施例5。
尽管通过实施例1中的FPC电缆6和跳线7完成探针20和多层布线板1之间的信号传输和接收，但是通过将延伸至外圆周区1A的布线21(参见图4)连接到在多层布线板1的后表面上布置的连接端子(第六电极)和电连接到在如图35所示的多层布线板1中的布线(第三电路)，在粘附到多层布线板1的后表面的薄膜探针3的外圆周区1A中完成该实施例5的探针卡中的一些探针20和多层布线板1之间的信号传输和接收。因为布线21至多层布线板1的后表面上布置的连接端子的该连接用来缩短探针20与多层布线板1的电距离，因此可以令人满意地传输电性能，如模拟时钟。在该实施例5中，例如，用于存储电路(第五电路)、逻辑电路(第五电路)等要求高精度传输电性能(第二检查信号)的电路的探针探测可以使用电连接到布线21的探针20，布线21连接到在多层布线板1的后表面上布置的连接端子，而对于包括电源线和接地线等的电源电路(第四电路)的探针探测可以使用通过FPC电缆6和跳线7电连接到多层布线板1的探针20。
尽管至此参考其优选实施例用具体的术语描述了由本发明人完成的本发明，但是显然本发明不限于这些实施例，而是在不背离其正确精神和范围的情况下可以以各种方式修改。
例如根据本发明的半导体集成电路器件的制造方法可以广泛地应用于半导体集成电路器件的制造工序中的探针探测步骤。
权利要求
1.一种半导体集成电路器件的制造方法，包括以下步骤(a)制备分割为多个芯片区的半导体晶片，在所述的多个芯片区的每一个中形成半导体集成电路，其主表面上方形成电连接到所述半导体集成电路的多个第一电极；(b)制备第一卡，该第一卡保持具有电连接到多个接触端子的布线的第一薄片，用于与所述的多个第一电极和所述的多个接触端子建立接触，以便所述多个接触端子的尖端朝着所述半导体晶片的所述主表面突出；以及(c)通过使所述的多个接触端子与所述的多个第一电极接触，电检查所述半导体集成电路，其中所述多个接触端子的所述尖端布置在所述第一薄片的第一表面上方，以及由所述布线的一部分形成的多个第二电极布置在与所述第一表面相反的所述第一薄片的第二表面上方，其中所述第一卡具有电连接到所述的多个第二电极的第一衬底和用于抑制所述多个接触端子朝向所述多个第一电极的抑制机构，其中所述第一衬底具有第一电路以及在其主表面上方形成电连接到所述第一电路的多个第三电极，其中所述多个第三电极通过第一布线电连接到所述多个第二电极的各个匹配电极，其中所述抑制机构布置在所述第一薄片的所述第二表面上方的所述多个接触端子之上，以及其中所述抑制机构之一抑制所述接触端子的一个或多个。
2.根据权利要求1的半导体集成电路器件的制造方法，其中在所述第二电极和相对大电流通过其流动的所述第三电极之间电连接的所述第一布线比在所述第二电极和相对小的电流通过其流动的所述第三电极之间电连接的所述第一布线相对更厚。
3.根据权利要求1的半导体集成电路器件的制造方法，其中在所述第二电极和相对大的电流通过其流动的所述第三电极之间电连接的所述第一布线的数目比在所述第二电极和相对小的电流通过其流动的所述第三电极之间电连接的所述第一布线的数目更大。
4.根据权利要求1的半导体集成电路器件的制造方法，其中电连接到相对大电流通过其流动的所述接触端子的所述布线比电连接到相对小的电流通过其流动的所述接触端子的所述布线相对更厚。
5.根据权利要求1的半导体集成电路器件的制造方法，其中电连接到所述第一电路的电子元件安装在所述第一衬底的表面上方。
6.根据权利要求5的半导体集成电路器件的制造方法，其中所述电子元件是继电器，其中所述第一衬底具有用于从所述第一衬底外部引入信号到所述第一衬底和多个所述第一电路中的第四电极，其中所述第一布线电连接所述多个第三电极和所述多个第二电极，以便将所述多个接触端子的每一个电连接到所述多个第一电路的匹配电路，以及其中所述继电器执行开关操作，以将所述第四电极电连接到所述第一电路的选择电路。
7.根据权利要求6的半导体集成电路器件的制造方法，其中通过所述继电器的开关操作完成所述半导体集成电路的多种类型的所述电气检查。
8.根据权利要求5的半导体集成电路器件的制造方法，其中所述电子元件构成第二电路，用于执行所述半导体集成电路的所述电气检查。
9.根据权利要求1的半导体集成电路器件的制造方法，其中所述半导体晶片的所述主表面分为多个第一区，所述多个芯片区的每一个布置在所述多个第一区的一个或另一个中，以及在所述多个第一区的每一个上执行所述步骤(c)。
10.根据权利要求1的半导体集成电路器件的制造方法，其中所述抑制机构布置在所述第一薄片的所述第二表面上方的所述多个接触端子之上，以及其中所述抑制机构之一抑制所述接触端子之一。
11.根据权利要求10的半导体集成电路器件的制造方法，其中通过从所述第一薄片侧以一个在另一个上方的方式依次重叠第一弹性材料和第二弹性材料形成所述抑制机构，以及其中通过所述多个接触端子抑制所述多个第一电极时施加的压力，所述第一弹性材料和所述第二弹性材料因此变形，以便吸收所述多个接触端子的所述尖端和所述多个第一电极之间的任何间隙。
12.根据权利要求11的半导体集成电路器件的制造方法，其中当所述多个接触端子与所述多个第一电极接触时，所述第一弹性材料减轻传送到所述半导体晶片的任何冲击，以及其中在所述的多个接触端子和所述的多个第一电极相互接触之后，所述第二弹性材料吸收作用于所述多个接触端子的任何多余负载。
13.根据权利要求1的半导体集成电路器件的制造方法，其中通过包括以下步骤的工序形成所述的第一薄片(b1)制备结晶的第二衬底；(b2)通过有选择地和各向异性地刻蚀所述第二衬底，形成多个锥体或平截锥体的第一孔；(b3)在所述的多个第一孔上方有选择地形成多个第一金属膜，每个孔上方一种膜，其中所述多个第一孔被嵌入；(b4)在所述第二衬底和所述第一金属膜上方形成第一聚酰亚胺膜；(b5)通过有选择地刻蚀所述第一聚酰亚胺膜，形成到达所述的多个第一金属膜的多个第一开口；(b6)在所述的第一聚酰亚胺膜上方形成其中将嵌入所述多个第一开口的第二金属膜，通过构图所述第二金属膜，形成用于电连接所述多个第一金属膜的多个所述布线；(b7)在多个所述的布线和所述第一聚酰亚胺膜上方形成第二聚酰亚胺膜；(b8)将刚性的第二薄片粘结在所述第一衬底上，在所述第一金属膜上方的所述第二薄片中形成第二开口，以及在其中在所述第一衬底上方不形成所述第一金属膜的那些第一区上方的所述第二薄片中形成第三开口；(b9)通过除去所述第三开口底下的所述第二聚酰亚胺膜并露出所述第三开口底下的所述布线，形成所述的多个第二电极；(b10)在其中所述第二薄片粘附到所述第一衬底的状态下，在所述第二开口中形成将嵌入所述第二开口的第一弹性材料，以及在所述的第一弹性材料上方形成第二弹性材料；(b11)制备其中形成匹配所述第三开口的第四开口的所述第一衬底，并将所述第一衬底的后表面粘结到所述第二弹性材料，所述第三开口的位置和所述第四开口的位置互相对准；(b12)通过所述第一布线电连接所述多个第三电极到所述多个第二电极的各个匹配电极；以及(b13)除去所述第一衬底并由所述的多个第一金属膜形成所述多个接触端子，其中所述半导体晶片和所述第二薄片具有第一线性膨胀率。
14.根据权利要求13的半导体集成电路器件的制造方法，其中所述半导体晶片的主要成分是硅，以及所述第二薄片的主要成分是42合金或陶瓷。
15.一种半导体集成电路器件的制造方法，包括以下步骤(a)制备分为多个芯片区的半导体晶片，在所述的多个芯片区的每一个中形成半导体集成电路，其主表面上方形成电连接到所述半导体集成电路的多个第一电极；(b)制备第一卡，该第一卡保持具有电连接到多个接触端子的布线的第一薄片，用于与所述的多个第一电极和所述的多个接触端子建立接触，以便所述多个接触端子的尖端朝着所述半导体晶片的所述主表面突出；以及(c)通过使所述的多个接触端子与所述的多个第一电极接触，电检查所述半导体集成电路，其中所述多个接触端子的所述尖端布置在所述第一薄片的第一表面上方，以及由所述布线的一部分形成的多个第二电极布置在与所述第一表面相反的所述第一薄片的第二表面上方，其中所述第一卡具有电连接到所述多个第二电极的第一衬底，电连接到所述布线和所述第一衬底的第三衬底，以及用于抑制所述多个接触端子朝向所述多个第一电极的抑制机构，其中所述第一衬底具有第一电路且在其主表面上方形成电连接到所述第一电路的多个第三电极以及用于从所述第一衬底外部引入信号到所述第一衬底中的多个第四电极，其中所述第三衬底具有第三电路，在其主表面上方形成电连接到所述多个第四电极的多个第五电极，以及在其后表面上方形成电连接到所述布线的一部分的多个第六电极，其中所述多个第三电极通过第一布线电连接到所述多个第二电极的各个匹配电极，其中通过粘结所述第一薄片的部分所述第二表面到所述第三衬底的所述后表面使所述的多个第六电极和部分所述的布线相互电连接，其中所述抑制机构布置在所述第一薄片的所述第二表面上方的所述多个接触端子之上，其中所述抑制机构之一抑制所述接触端子的一个或多个，其中所述半导体集成电路包括第四电路和第五电路，其中在所述步骤(c)，电连接到所述多个第三电极的所述多个接触端子与电连接到所述第四电路的所述第一电极接触，以传送第一检查信号到所述第四电路，以及其中，在所述步骤(c)，电连接到所述多个第六电极的所述多个接触端子与电连接到所述第五电路的所述第一电极接触，以传输第二检查信号到所述第五电路。
16.根据权利要求15的半导体集成电路器件的制造方法，其中所述半导体晶片的所述主表面分为多个第一区，所述多个芯片区的每一个布置在所述多个第一区的一个或另一个中，以及在所述多个第一区的每一个上执行所述的步骤(c)。
17.根据权利要求15的半导体集成电路器件的制造方法，其中所述抑制机构布置在所述第一薄片的所述第二表面上方的所述多个接触端子之上，以及其中所述抑制机构之一抑制所述接触端子之一。
18.根据权利要求17的半导体集成电路器件的制造方法，其中通过从所述第一薄片侧以一个在另一个上方的方式依次重叠第一弹性材料和第二弹性材料形成所述抑制机构，以及其中通过所述多个接触端子抑制所述多个第一电极时施加的压力，所述第一弹性材料和所述第二弹性材料因此变形，以便吸收所述多个接触端子和所述多个第一电极的所述尖端之间的任何间隙。
19.根据权利要求18的半导体集成电路器件的制造方法，其中当所述的多个接触端子与所述多个第一电极接触时所述第一弹性材料减轻传送到所述半导体晶片的任何冲击，以及其中在所述的多个接触端子和所述的多个第一电极相互接触之后，所述第二弹性材料吸收作用于所述多个接触端子的任何多余负载。
全文摘要
本发明旨在减少在半导体集成电路器件的电检查时在测试焊盘、层间绝缘膜、半导体元件或布线上造成的任何损伤。具有与待检测晶片基本上相同的线性膨胀率(热膨胀系数)的增强膜形成在薄膜探针的上表面上方，在探针20之上的增强膜中刻划沟槽，安装比第二弹性体柔软的第一弹性体以填充该沟槽并以规定的量溢出该沟槽，作为多层布线板的玻璃环氧衬底安装到第二弹性体上方，提供到玻璃环氧衬底上表面上方的焊盘与属于薄膜电极的布线的一部分的键合焊盘由引线电连接。
文档编号G01R1/073GK1612321SQ20041008660
公开日2005年5月4日 申请日期2004年10月29日 优先权日2003年10月31日
发明者长谷部昭男, 成塚康则, 本山康博, 庄司照雄 申请人:株式会社瑞萨科技