专利名称：具有扫描触发器电路的半导体集成电路器件的制作方法
技术领域：
本发明涉及半导体集成电路，特别涉及包括能够扫描的高速触发器电路的半导体集成电路。
背景技术：
在半导体集成电路器件中通常使用触发器电路来执行与时钟信号同步的数据输入/输出操作。例如，触发器电路可以用来在时钟信号的高电平间隔期间锁存数据，并在其低电平间隔期间保持所锁存的数据。或者，相反的情形也是可以的。因为从数据输入点到数据输出点的延迟时间可能很长，所以这种触发器电路不适用于高速半导体集成电路。
针对这种限制，已经提出了基于脉冲的触发器电路(以下称为脉冲基触发器电路)。在正常操作中，一般不直接将时钟信号施加到脉冲基触发器电路，而是向其施加基于时钟信号产生的脉冲信号。在这种实施方式中，使数据锁存和数据输出之间的延迟减少，与传统触发器电路相比，这就使脉冲基触发器电路能够以更快的速度执行操作(亦即，数据锁存和保持操作)。因此，利用脉冲基触发器电路，半导体集成电路器件可以快速操作。
随着器件集成化程度的提高，由于这种集成的半导体集成电路包括许多输入端，所以越来越难于测试半导体集成电路。为了实现半导体集成电路的可测试性，一种扫描通过方法(scan pass method)得到应用。在扫描通过方法中，将触发器电路配置成移位寄存器(以下称为扫描触发器电路)进行操作。在这种方法中，由处于测试之下的主器件在给定时间周期内对存储在扫描触发器电路中的特征值进行控制及采样，例如，使用移位功能。
为了利用扫描通过技术测试半导体集成电路，在半导体集成电路中安置多个扫描触发器电路。在半导体集成电路器件的正常操作期间和扫描测试操作期间，扫描触发器电路起到触发器的作用。将扫描触发器的输入输出端串联连接以布置成移位寄存器电路。在一个实例中，使各个扫描触发器具体化为脉冲基触发器。通常，各个触发器基于脉冲信号执行正常操作，并且基于时钟信号执行扫描测试操作。
这种扫描触发器分别被公开在题为“半导体集成电路”(SEMICONDUCTOR INTEGRATED CIRCUIT)的日本专利No.2003-167030，以及题为“扫描电路”(SCANNING CIRCUIT)的日本专利No.10-17760中。
在包括扫描模式操作的扫描触发器电路的情况中，因为附加的扫描电路的负荷，可能使半导体集成电路器件的操作速度因路径延迟的增加而降低。此外，当根据操作模式将扫描触发器电路实现为与脉冲信号和时钟信号同步进行操作时，在扫描测试操作和正常操作之间切换的时候，模式切换的定时又可能成为问题。
发明内容
本发明提供一种在正常操作模式中不降低速度的能够执行扫描操作的扫描触发器，以及具有该扫描触发器的半导体集成电路。
本发明还提供一种在正常操作和扫描测试操作中都基于脉冲信号进行操作的扫描触发器电路，以及具有该电路的集成电路器件。
一方面，本发明在于一种具有正常操作模式和扫描测试操作模式的半导体集成电路器件，包括在每个正常操作模式和扫描测试操作模式中与时钟信号同步产生脉冲信号的脉冲发生电路；以及在每个正常操作模式和扫描测试操作模式中用于响应于脉冲信号锁存数据的扫描触发器电路。
在本发明的一个示例性实施方式中，脉冲产生电路包括第一信号产生器，产生与时钟信号同步的第一脉冲信号PPC；第二信号产生器，响应于指示扫描测试操作模式的控制信号产生与第一脉冲信号同步的第二脉冲信号NPC；以及第三信号产生器，响应于该控制信号产生与第一脉冲信号同步的第三脉冲信号SPC。
在本发明的另一示例性实施方式中，与时钟信号的低到高的转变和高到低的转变的任何一个同步地产生第一脉冲信号。
在本发明的另一示例性实施方式中，当控制信号指示正常操作模式时与第一脉冲信号同步地产生第二脉冲信号。
在本发明的另一示例性实施方式中，当控制信号表示扫描测试操作模式时，与第一脉冲信号同步地产生第三脉冲信号。
在本发明的另一示例性实施方式中，扫描触发器电路包括响应于第二脉冲信号接收正常数据的第一输入电路；响应于第三脉冲信号接收扫描测试数据的第二输入电路；以及响应于第一脉冲信号锁存第一和第二输入电路的任何一个输出的锁存电路。
在本发明的另一示例性实施方式中，第一和第二输入电路各自包括响应于相应脉冲信号操作的三态反相器。
在本发明的另一示例性实施方式中，锁存电路被连接到第一和第二输入电路的输出端，并且包括执行锁存操作的三态反相器和CMOS反相器。在这种情况下，该三态反相器响应于第一脉冲信号进行操作。
在本发明的另一示例性实施方式中，扫描触发器电路还包括连接到第一和第二输入电路的公共输出端的反相器。
在本发明的另一示例性实施方式中，扫描触发器电路包括响应于第二脉冲信号接收正常数据的第一输入电路，被连接到第一锁存节点；响应于第三脉冲信号接收扫描数据的第二输入电路，被连接到第二锁存节点；以及响应于第一脉冲信号用于锁存第一和第二输入电路的任何一个输出的锁存电路，被连接到第一和第二锁存节点。
在本发明的另一示例性实施方式中，第一输入电路包括响应于第二脉冲信号操作的三态反相器。
在本发明的另一示例性实施方式中，第二输入电路包括接收扫描数据的反相器；以及响应于第二脉冲信号操作的三态反相器，被连接在反相器的输出端和第二锁存节点之间。
在本发明的另一示例性实施方式中，锁存电路包括连接用来执行锁存操作的三态反相器和CMOS反相器。在这种情况下，该三态反相器响应于第一脉冲信号进行操作。
在本发明的另一示例性实施方式中，扫描触发器电路还包括连接到第一锁存节点的反相器。
在本发明的另一示例性实施方式中，控制信号的激励点被自由地确定在时钟信号周期中除数据保持时间以外的其余时间内。
另一方面，本发明在于一种具有正常操作模式和扫描测试操作模式的半导体集成电路器件，包括在正常操作模式中响应于第一脉冲信号NPC接收第一数据的第一输入电路；在扫描测试操作模式中响应于第二脉冲信号SPC接收第二数据的第二输入电路；以及响应于第三脉冲信号PPC用于锁存第一和第二输入电路的任何一个输出的锁存电路。在这种情况下，在正常操作模式和扫描测试操作模式中，与时钟信号的转变同步地产生第一、第二和第三脉冲信号。
在本发明的一个示例性实施方式中，时钟信号的转变是低到高的转变和高到低的转变的任何一个。
在本发明的另一示例性实施方式中，半导体集成电路器件还包括连接到第一和第二输入电路的公共输出的反相器。
在本发明的另一示例性实施方式中，第一和第二输入电路各自包括由相应脉冲信号控制的三态反相器。
在本发明的另一示例性实施方式中，第一和第二输入电路、锁存电路和反相器组成扫描触发器电路。
在本发明的另一示例性实施方式中，锁存电路包括设置用来锁存第一和第二输入电路的输出的三态反相器和反相器。在这种情况下，该三态反相器是由第三脉冲信号控制的。
在本发明的另一示例性实施方式中，第一输入电路包括由第一脉冲信号控制的第一三态反相器。
在本发明的另一示例性实施方式中，第二输入电路包括接收第二数据的第一反相器；以及由第二脉冲信号控制的第二三态反相器，被连接在反相器和锁存电路之间。
另一方面，本发明在于一种半导体集成电路器件，包括接收正常数据的第一输入端；接收扫描数据的第二输入端；输出输出数据的数据输出端；响应于第一脉冲信号操作的第一三态反相器，被连接在第一输入端和第一锁存节点之间；响应于第二脉冲信号操作的第二三态反相器，被连接在第二输入端和第一锁存节点之间；第一反相器，包括连接到第一锁存节点的输入端，以及连接到第二锁存节点的输出端；响应于第三脉冲信号操作的三态反相器，包括连接到第二锁存节点的输入端，以及连接到第一锁存节点的输出端；以及第二反相器，包括连接到第一锁存节点的输入端和连接到数据输出端的输出端。
在一个实施方式中，与时钟信号的转变同步地产生第一、第二和第三脉冲信号。
在另一个实施方式，时钟信号的转变包括低到高的转变和高到低的转变的任何一个。
另一方面，本发明在于一种半导体集成电路器件，包括接收正常数据的第一输入端；接收扫描数据的第二输入端；输出输出数据的数据输出端；响应于第一脉冲信号操作的第一三态反相器，被连接在第一输入端和第一锁存节点之间；串联连接在第二输入端和第二锁存节点之间的第二三态反相器和第一反相器，第二三态反相器响应于第二脉冲信号操作；包括连接到第一锁存节点的输入端和连接到第二锁存节点的输出端的第一反相器；响应于第三脉冲信号操作的三态反相器，包括连接到第二锁存节点的输入端，以及连接到第一锁存节点的输出端；以及包括连接到第一锁存节点的输入端和连接到数据输出端的输出端的第三反相器。
在一个实施方式中，与时钟信号的转变同步地产生第一、第二和第三脉冲信号。
在另一个实施方式，时钟信号的转变包括低到高的转变和高到低的转变的任何一个。
另一方面，本发明在于一种方法，包括响应于时钟信号产生第一、第二和第三脉冲信号；以及响应于第一、第二脉冲信号并通过第三脉冲信号锁存数据，其中将在正常操作模式中输入的数据与第一和第二脉冲信号同步地锁存，以及将在扫描测试操作模式中输入的数据与第一和第三脉冲信号同步地锁存。
在一个实施方式中，与时钟信号的转变同步地产生第一、第二和第三脉冲信号。
在另一实施方式，时钟信号的转变包括低到高的转变和高到低的转变的任何一个。
根据对本发明的如附图所示的优选实施方式进行的更详细的描述，本发明的上述和其它目的、特性和优点将变得更为清楚，附图中相同的标号在不同的图中始终表示相同的部件。附图没有严格按比例绘制，而是将着重点放在说明本发明的原理上。图中图1是半导体集成电路器件的示意方框图；图2是根据本发明示例性实施方式图1的扫描触发器电路的电路图；图3是根据本发明示例性实施方式图1的脉冲产生电路的电路图；图4是说明根据本发明的示例性实施方式的半导体集成电路器件的正常和扫描测试操作的时序图；以及图5是根据本发明另一示例性实施方式的图1中脉冲产生电路的电路图。
具体实施例方式
下面参照附图对本发明的优选实施方式进行详细描述。然而，可以按照不同的形式实施本发明，而不应当被推断为只局限于此处描述的实施方式。相反，提供这些实施方式是为了使该公开彻底及完备，并向本领域技术人员充分传达本发明的范围。相同的标号在说明书各处表示相同的元件。
下面，结合附图对本发明示例性的实施方式描述进行。
图1是根据本发明的半导体集成电路器件的示意方框图。参照图1，半导体集成电路器件100包括脉冲产生电路120和扫描触发器电路140。扫描触发器电路140由脉冲产生电路120控制而执行锁存功能和扫描测试功能。扫描触发器电路140响应于脉冲信号锁存以及输出扫描数据SI。在正常操作模式期间，扫描触发器电路140响应于来自脉冲产生电路120的脉冲信号，锁存并输出正常数据DI。在扫描测试操作模式期间，扫描触发器电路140响应于来自脉冲产生电路120的脉冲信号，锁存并输出扫描数据SI。脉冲产生电路120响应于时钟信号CLK和作为扫描使能信号的控制信号SE而产生脉冲信号。具体地说，在正常操作模式期间以及在扫描测试操作模式期间，脉冲产生电路120产生与时钟信号CLK同步的脉冲信号。换句话说，在正常操作和扫描测试操作期间，不直接将时钟信号CLK施加到扫描触发器电路140；而是将与时钟信号CLK同步的脉冲信号施加到扫描触发器电路140。
图2是图1的脉冲产生电路的实施方式的电路图。参照图2，脉冲产生电路120包括与非门201、208和211，反相器202、207、209、210、212、213和214，NMOS晶体管203、205和206，以及PMOS晶体管204。
将时钟信号CLK施加到与非门201的一个输入端，以及将与非门201的另一个输入端电连接至节点A。将反相器202和214串联连接在与非门201的输出端和输出端PPCB 121之间。将反相器213连接在与非门201的输出端和输出端PPC 122之间。包括连接到反相器202输出端的控制极的NMOS晶体管203具有在节点A和地电压之间形成的电流通路。PMOS晶体管204被连接在电源电压和节点A之间，并且具有由时钟信号CLK控制的控制极。将NMOS晶体管205和206串联连接在节点A和地电压之间。NMOS晶体管205具有由时钟信号CLK控制的控制极。将反相器207连接在节点A和NMOS晶体管206的控制极之间。将与非门208的一个输入端连接到反相器202的输出端，并将与非门208的另一个输入端连接成接收控制信号SE。将与非门208的输出端连接到反相器209。将与非门211的一个输入端连接到反相器202的输出端，并将与非门211的另一个输入端连接成通过反相器210接收控制信号SE。将与非门211的输出端连接到反相器212。
当输入时钟信号CLK具有低电平时，PMOS晶体管204导通，而NMOS晶体管205截止。由于PMOS晶体管204的导通状态，使节点A置于高电平，并因此使NMOS晶体管206截止。在这种情况下，因为与非门201的输入信号全部为低电平，输出信号PPC变为低电平，而反相器214的输出信号PPCB为高电平。如果时钟信号CLK从低电平转变为高电平，与非门201的输出信号就从高电平转变为低电平。这就导致反相器213的输出信号PPC从低电平转变为高电平，而反相器214的输出信号PPCB从高电平转变为低电平。因为反相器202的输出信号PC从低电平转变为高电平，就使NMOS晶体管203导通。这又导致节点A从高电平转变为低电平。
随着节点A的高到低的转变，输出信号PPC从高电平转变为低电平，而反相器214的输出信号PPCB从低电平转变为高电平。在这种情况下，在节点A的高到低的转变时NMOS晶体管206导通。因为在时钟信号CLK的低到高的转变时NMOS晶体管205导通，通过反相器207以及NMOS晶体管205和206将节点A的逻辑状态锁存。当时钟信号CLK从高电平转变为低电平时，通过PMOS晶体管204使节点A返回高电平，但将与非门201的输出信号保持在其先前的状态。
根据上述说明，在时钟信号CLK从低到高的转变以及从高到低的转变时节点A的逻辑状态都发生改变，但只有当时钟信号CLK从低电平转变为高电平时才使反相器213的输出信号PPC脉动。下面，将输出信号PPC和PPCB称为“互补第一脉冲信号”。无论半导体集成电路器件的操作模式是正常操作模式或者是扫描测试操作模式，在时钟信号CLK的各个低到高的转变时，总是使第一脉冲信号PPC和PPCB有效。
当控制信号SE为指示正常操作模式的低电平时，与输出信号PC同步地产生NPC和NPCB信号。然而，当控制信号SE为指示扫描测试操作模式的高电平时，与反相器202的输出信号PC同步地产生SPC和SPCB信号。换言之，当将控制信号SE保持在低电平时，将与非门208的输出信号SPCB保持为高电平，而将反相器209的输出信号SPC保持为低电平。在这种情况下，与非门211的输出信号NPCB具有和反相器202的输出信号PC反相的相位，而反相器212的输出信号NPC具有和反相器202的输出信号PC相同的相位。相反，当将控制信号SE保持为高电平时，与非门211的输出信号NPCB保持在高电平，而反相器212的输出信号NPC保持在低电平。在这种情况下，与非门208的输出信号SPCB具有和反相器202的输出信号PC反相的相位，而反相器209的输出信号SPC具有和输出信号PC相同的相位。
下面，将NPC和NPCB信号称为“互补第二脉冲信号”，并将SPC和SPCB称为“互补第三脉冲信号”。与非门201、反相器202、207、213和214、PMOS晶体管204，和NMOS晶体管203、205和206组成产生第一脉冲信号的信号产生器。与非门211和反相器210及212组成产生第二脉冲信号的信号产生器。与非门208和反相器209组成产生第三脉冲信号的信号产生器。
在图2中，脉冲信号PC和PPC具有相同的相位并可以被视为相同的信号。
简而言之，只有在时钟信号CLK的低到高的转变时第一脉冲信号PPC和PPCB有效，在正常操作模式中与第一脉冲信号PPC同步使第二脉冲信号NPC和NPCB有效，而在扫描测试操作模式中与第一脉冲信号PPC同步使第三脉冲信号SPC和SPCB有效。将第一、第二和第三脉冲信号输出到图1中的扫描触发器电路140。结果，不论扫描触发器电路140的操作模式如何，扫描触发器电路140响应与时钟信号CLK低到高的转变同步的脉冲信号而操作。
图3是图1的扫描触发器电路的实施方式的电路图。参照图3，本发明示例性的扫描触发器电路140包括五个反相器231、232、233、234和235。将反相器231连接在输入端DI 141和锁存节点B之间，并将反相器232连接在输入端SI 142和锁存节点B之间。将反相器235连接在锁存节点B和输出端Q之间。将反相器233和234配置成锁存正常数据DI并组成用于在扫描数据操作期间锁存扫描数据SI的锁存器。
在图3中，反相器231组成响应于第二脉冲信号NPC和NPCB接收正常数据DI的输入电路，反相器232组成响应于第三脉冲信号SPC和SPCB接收扫描数据的输入电路，并且响应于第一脉冲信号PPC和PPCB对反相器233进行控制。反相器231、232和233每个都是三态反相器，而反相器234和235每个都是标准的CMOS反相器。
图4是本发明的半导体集成电路器件的时序图。下面，参照上述附图对本发明的半导体集成电路器件的操作进行说明。为了简便起见，在图4的描述中，假设使半导体集成电路器件的操作模式从正常操作模式改变为扫描测试操作模式。
首先，在正常操作模式下控制信号SE具有低电平。在这种模式下，第三脉冲信号SPC和SPCB分别保持在低电平和高电平。因此，由于三态反相器232是无效的，扫描数据SI的输入通路被阻断。在此期间，如图4所示，当时钟信号CLK从低电平转变为高电平时，第一和第二脉冲信号PPC、PPCB、NPC和NPCB有效。在第二脉冲信号NPC和NPCB的有效间隔期间，通过三态反相器231将正常数据D1传输到锁存节点B。通过反相器235将传输到锁存节点B的正常数据D1作为数据Q输出。在第一脉冲信号PPC和PPCB的有效间隔期间，传输到锁存节点B的数据不被锁存。当使第一和第二脉冲信号PPC、PPCB、NPC和NPCB无效时，正常数据输入通路被阻断，并且由反相器233和234对传输到锁存节点B的数据进行锁存。然后，按照上述方式反复执行数据锁存操作。
在时钟周期的任意点期间，控制信号SE从低电平转变为高电平。因此，将半导体集成电路器件的操作模式从正常操作模式切换到扫描测试操作模式。这意谓使第二脉冲信号NPC和NPCB分别保持在低电平和高电平。因此，使由第二脉冲信号NPC和NPCB控制的三态反相器231无效，并且使正常数据DI的输入通路阻断。由于第三脉冲信号SPC和SPCB有效，在扫描测试操作模式中，用和正常操作模式中锁存正常数据一样的方式，对扫描数据SI进行锁存。因此，扫描测试操作模式的详细说明在此省略。
根据本发明，将扫描触发器电路140实施为响应与时钟信号CLK同步的脉冲信号进行操作，使得控制信号SE的有效点不受时钟信号CLK的工作频率的限制。通常，如果在扫描测试操作时使控制信号SE有效，扫描测试操作应当在第(N+1)时钟周期得以执行。在将扫描触发器电路140实施为响应于时钟信号CLK进行操作的情况下，在与使控制信号SE有效的时钟周期一致的时钟周期期间，可能会产生所不期望的脉冲信号。这与上述测试条件不一致，并且扫描测试操作的故障可能因此而发生。
当将扫描触发器电路140实施为与脉冲信号同步进行操作时，数据保持裕度(margin)H被保证。换言之，使控制信号SE有效的点可以在时钟周期中除了数据保持裕度之外的剩余间隔内自由确定。这意谓即使给半导体集成电路器件增加扫描测试功能，也没有由于扫描测试功能而给整体定时带来限制。
图5是根据本发明的另一示例性实施方式的图1中扫描触发器电路的电路图。参照图5，本发明的扫描触发器电路140’包括六个反相器331、332、333、334、335和336。将反相器331和334串联连接在输入端144和输出端145之间。将反相器335和336连接在输入端SI 146和节点C之间。将反相器332的输入端C电连接到节点C，并将其输出端电连接到节点D。将反相器333的输入端电连接到节点D，并将其输出端电连接到节点C。反相器332和333组成锁存器，用于在正常操作模式期间锁存正常数据DI，并用于在扫描数据操作模式期间锁存扫描数据SI。
在图5中，反相器331由第二脉冲信号NPC和NPCB进行控制，反相器332由第一脉冲信号PC和PCB进行控制，以及反相器336由第三脉冲信号SPC和SPCB进行控制。反相器331、332和336每个都是三态反相器，而反相器333、334和335每个都是标准的CMOS反相器。
除了在扫描触发器电路的电路体系结构方面的差异之外，该半导体集成电路器件按与图4中所示基本相同的方式进行操作。因此，省略了对图5中包括扫描触发器电路的半导体集成电路器件的操作的详细说明。
在本发明中，图1中仅仅说明了一个扫描触发器电路和一个脉冲产生电路。然而，本领域技术人员能够理解，可以对多个扫描触发器电路进行配置，以使其响应于由单一脉冲产生电路所产生的脉冲信号进行操作。此外，本领域技术人员也能够理解，可以将多个脉冲产生电路实施为与各个扫描触发器电路相应。根据本发明的扫描触发器电路与时钟信号的低到高的转变同步进行操作，但对本领域技术人员显而易见的是，也可以将本扫描触发器电路和本脉冲产生电路实施为与时钟信号的高到低的转变同步进行操作。
根据上述扫描触发器电路，能够在不降低正常操作时速度的情况下使扫描功能得以执行。此外，本扫描触发器电路在正常操作期间和在扫描测试操作期间都基于脉冲信号进行操作。这就保证不会出现由于附加扫描测试功能而带来的定时限制。
尽管参照本发明的优选实施方式对本发明进行了上述说明和描述，但本领域技术人员应当理解，在不脱离由所附权利要求书所限定的本发明的精神和范围的情况下，可以对本发明进行形式和细节上的各种修改。
权利要求
1.一种具有正常操作模式和扫描测试操作模式的半导体集成电路器件，包括脉冲产生电路，在每个正常操作模式和扫描测试操作模式中产生与时钟信号同步的脉冲信号；以及扫描触发器电路，用于在正常操作模式和扫描测试操作模式中响应于所述脉冲信号锁存数据。
2.根据权利要求1所述的器件，其中，所述脉冲产生电路包括第一信号产生器，产生与所述时钟信号同步的第一脉冲信号PPC；第二信号产生器，响应于指示扫描测试操作模式的控制信号产生与所述第一脉冲信号同步的第二脉冲信号NPC；以及第三信号产生器，响应于所述控制信号产生与所述第一脉冲信号同步的第三脉冲信号SPC。
3.根据权利要求2所述的器件，其中，与所述时钟信号的低到高的转变和高到低的转变的任何一个同步地产生所述第一脉冲信号。
4.根据权利要求3所述的器件，其中，当所述控制信号指示正常操作模式时，与所述第一脉冲信号同步地产生所述第二脉冲信号。
5.根据权利要求4所述的器件，其中，当所述控制信号指示所述扫描测试操作模式时，与所述第一脉冲信号同步地产生所述第三脉冲信号。
6.根据权利要求5所述的器件，其中，所述扫描触发器电路包括响应于所述第二脉冲信号接收正常数据的第一输入电路；响应于所述第三脉冲信号接收扫描测试数据的第二输入电路；以及响应于所述第一脉冲信号锁存所述第一和第二输入电路的任何一个输出的锁存电路。
7.根据权利要求6所述的器件，其中，所述第一和第二输入电路各自包括响应于相应脉冲信号操作的三态反相器。
8.根据权利要求6所述的器件，其中，所述锁存电路被连接到所述第一和第二输入电路的输出端，并且包括执行锁存操作的三态反相器和CMOS反相器，其中，所述三态反相器响应于所述第一脉冲信号进行操作。
9.根据权利要求8所述的器件，其中，所述扫描触发器电路还包括连接到所述第一和第二输入电路的公共输出端的反相器。
10.根据权利要求5所述的器件，其中，所述扫描触发器电路包括响应于所述第二脉冲信号接收正常数据的第一输入电路，被连接到第一锁存节点；响应于所述第三脉冲信号接收扫描数据的第二输入电路，被连接到第二锁存节点；以及响应于所述第一脉冲信号用于锁存所述第一和第二输入电路的任何一个输出的锁存电路，被连接到所述第一和第二锁存节点。
11.根据权利要求10所述的器件，其中，所述第一输入电路包括响应于所述第二脉冲信号操作的三态反相器。
12.根据权利要求10所述的器件，其中，所述第二输入电路包括接收所述扫描数据的反相器；以及响应于所述第二脉冲信号操作的三态反相器，被连接在所述反相器的输出端和所述第二锁存节点之间。
13.根据权利要求10所述的器件，其中，所述锁存电路包括连接用来执行锁存操作的三态反相器和CMOS反相器，其中，所述三态反相器响应于第一脉冲信号进行操作。
14.根据权利要求10所述的器件，其中，所述扫描触发器还包括连接到所述第一锁存节点的反相器。
15.根据权利要求2所述的器件，其中，所述控制信号的激励点被自由地确定在所述时钟信号周期中除数据保持时间以外的其余时间内。
16.一种具有正常操作模式和扫描测试操作模式的半导体集成电路器件，包括在正常操作模式中响应于第一脉冲信号NPC接收第一数据的第一输入电路；在扫描测试操作模式中响应于第二脉冲信号SPC接收第二数据的第二输入电路；以及响应于第三脉冲信号PPC用于锁存所述第一和第二输入电路的任何一个输出的锁存电路。其中，在正常操作模式和扫描测试操作模式中，与时钟信号的转变同步地产生所述第一、第二和第三脉冲信号。
17.根据权利要求16所述的器件，其中，所述时钟信号的转变是低到高转变和高到低的转变的任何一个。
18.根据权利要求16所述的器件，还包括连接到所述第一和第二输入电路的公共输出的反相器。
19.根据权利要求16所述的器件，其中，所述第一和第二输入电路各自包括由相应脉冲信号控制的三态反相器。
20.根据权利要求18所述的器件，其中，所述第一和第二输入电路、所述锁存电路以及所述反相器组成扫描触发器电路。
21.根据权利要求16所述的器件，其中，所述锁存电路包括设置用来锁存所述第一和第二输入电路的输出的三态反相器和反相器，其中，所述三态反相器是由所述第三脉冲信号控制的。
22.根据权利要求16所述的器件，其中，所述第一输入电路包括由所述第一脉冲信号控制的第一三态反相器。
23.根据权利要求22所述的器件，其中，所述第二输入电路包括接收所述第二数据的第一反相器；以及由所述第二脉冲信号控制的第二三态反相器，被连接在所述反相器和所述锁存电路之间。
24.一种半导体集成电路器件，包括接收正常数据的第一输入端；接收扫描数据的第二输入端；输出输出数据的数据输出端；响应于第一脉冲信号操作的第一三态反相器，被连接在所述第一输入端和第一锁存节点之间；响应于第二脉冲信号操作的第二三态反相器，被连接在所述第二输入端和所述第一锁存节点之间；第一反相器，包括连接到所述第一锁存节点的输入端，以及连接到第二锁存节点的输出端；响应于第三脉冲信号操作的三态反相器，包括连接到所述第二锁存节点的输入端，以及连接到所述第一锁存节点的输出端；以及第二反相器，包括连接到所述第一锁存节点的输入端，以及连接到所述数据输出端的输出端。
25.根据权利要求24所述的器件，其中，与时钟信号的转变同步地产生所述第一、第二和第三脉冲信号。
26.根据权利要求25所述的器件，其中，所述时钟信号的转变包括低到高的转变和高到低的转变的任何一个。
27.一种半导体集成电路器件，包括接收正常数据的第一输入端；接收扫描数据的第二输入端；输出输出数据的数据输出端；响应于第一脉冲信号操作的第一三态反相器，被连接在所述第一输入端和第一锁存节点之间；串联连接在所述第二输入端和第二锁存节点之间的第二三态反相器和第一反相器，所述第二三态反相器响应于第二脉冲信号操作；第一反相器，包括连接到所述第一锁存节点的输入端，以及连接到所述第二锁存节点的输出端；响应于第三脉冲信号操作的三态反相器，包括连接到所述第二锁存节点的输入端，以及连接到所述第一锁存节点的输出端；以及第三反相器，包括连接到所述第一锁存节点的输入端，以及连接到所述数据输出端的输出端。
28.根据权利要求27所述的器件，其中，与时钟信号的转变同步地产生所述第一、第二和第三脉冲信号。
29.根据权利要求28所述的器件，其中，所述时钟信号的转变包括低到高的转变和高到低的转变的任何一个。
30.一种方法，包括响应于时钟信号产生第一、第二和第三脉冲信号；以及响应于所述第一、第二脉冲信号并通过所述第三脉冲信号锁存数据，其中，将在正常操作模式中输入的数据与所述第一和第二脉冲信号同步地锁存，以及将在扫描测试操作模式中输入的数据与所述第一和第三脉冲信号同步地锁存。
31.根据权利要求30所述的方法，其中，与时钟信号的转变同步地产生所述第一、第二和第三脉冲信号。
32.根据权利要求31所述的方法，其中，所述时钟信号的转变包括低到高的转变和高到低的转变的任何一个。
全文摘要
本发明公开了一种半导体集成电路器件，具有正常操作模式和扫描测试操作模式，以及包括脉冲产生电路和扫描触发器电路。脉冲产生电路在每个正常和扫描测试操作模式中产生与时钟信号同步的脉冲信号。在每个正常和扫描测试操作模式中，扫描触发器电路响应于来自脉冲产生电路产生的脉冲信号锁存数据。
文档编号G01R31/28GK1702968SQ200510075970
公开日2005年11月30日 申请日期2005年5月27日 优先权日2004年5月28日
发明者申荣敏 申请人:三星电子株式会社