集成电路的制作方法

专利名称：集成电路的制作方法
集成电路舦舰本发明涉及集成电路，更具体地说，涉及能够检验电路工作速度的集 成电路。
背景技术：
最近几年中，存在许多使用普通的外部连接有高速随机访问存储器(RAM)的半导体集成电路的情况。高速RAM是其中数据输入输出速率 高于普通半导体测试器的速率的RAM,或者是其工作速度高到从半导体 集成电路输出并且与时钟同步的数据由于工艺变化而不能从半导体测试器 输入的RAM。存在各种已知的用于测试这样的高速RAM的方法(例如见日本专利 早期公布No. 2003-4809)。图27是示出用于测试半导体集成电路的传统系统的框图。半导体集成电路90包括将被测量的内部电路91、分别连接到内部电 路91的输入侧和输出侧的存储电路92和93、用于输入低速测试图样的缓 冲器94、用于输出低速测试图样的缓冲器95、各种信号在其上从外面输 入的大规模集成电路(LSI)的输入端96、期望的输出值在其上被输出到 外面的输出端97和诸如锁相环(PLL)之类的用于通过将低速时钟信号进 行倍频而产生高速时钟信号的振荡电路98。在图27中，存储电路92和93通过振荡电路98的操作，在测试周期 期间每个时钟存储数据。因此，从振荡电路98的操作开始到停止，测试 图样的最大数目受限于存储电路92和93的容量。因为测试图样的数目很 大，所以过程"将数据输入到存储电路—锁定振荡电路—执行高速测试一 从存储电路输出数据"必须被重复多于一次。图28示出了指示传统系统的操作的波形。当测试模式是数据输入时，以低速写存储电路92。当测试模式是锁定 时，使振荡电路98工作并且等待其稳定。当测试模式是高速测试时，输 入存储在存储电路92中的数据并且以存储电路93作为数据输出到的百的 地执行高速测试。当测试模式是数据输入输出时，将在下一个测试中使用 的数据被以低速写入存储电路92并且存储在存储电路93中的数据被以低 速输出到外面。然而，利用这样的测试系统，将出现下列问题。为了执行麻烦的测 试，例如其中动画被编码或解码的测试，必须将大约几兆字节的数据输入 到存储电路92中并且从存储电路93输出大约几兆字节的数据。在这种情 况中，必须使用具有很大容量的RAM作为存储电路92和93。或者，必 须通过使用每个都具有几千字节至几万字节容量的RAM来多次执行测 试。如果多次执行测试，则在振荡电路98处于停止期间必须保持内部电 路91的状态。另外，存储电路92和93还存储无意义的数据，即在写使能 未被断言(assert)的时候存在的写数据、在数据未被内部电路91需要的 时候存在的读数据等。结果，浪费的存储容量增加并且时间浪费在输入不 必要的数据以及输出和确定无意义的数据上。因此，集成电路芯片的尺寸 增加并且测试时间变长。本发明是在上述背景情况下做出的。本发明的一个目的在于提供一种 允许减小芯片尺寸和减少测试时间的集成电路。为了达到上述目的，提供了一种能够检验电路的工作速度的集成电 路。该集成电路包括将被测试的内部电路、控制电路、测试存储部分、命 令解释电路、输入电路和输出电路，控制电路位于内部电路与外部设备之 间，用于通过使用读命令将读数据从外部设备输入到内部电路并且用亍通 过使用写命令将从内部电路输出的写数据输出到外部设备，测试存储部分 包括读数据存储部分和写数据存储部分，读数据存储部分用于存储以低速 输入的读数据，写数据存储部分用于存储从控制电路输出的写数据，命令 解释电路用于解释由控制电路发出的读命令和写命令、用于在确定读数据
必须被输入到控制电路时将读数据从测试存储部分以高速供应到控制电路 并且用于在确定写数据被从控制电路输出时将从控制电路输出的写数据以 高速供应到测试存储部分，输入电路用于将从外部设备输入的读数据以低 速输入到测试存储部分，输出电路用于将供应到测试存储部分的写数据以 低速输出到外部设备。当结合通过示例来说明本发明的优选实施例的附图时，本发明的.l:述 以及其他目的、特征和有点将从接下来的描述中变得清楚。


图1是示出根据本发明第一实施例的系统的框图。图2示出了指示根据本发明第一实施例的集成电路的操作的波形。图3示出了根据本发明第一实施例的集成电路的操作的另一示例。图4是示出根据本发明第二实施例的系统的框图。图5是示出根据本发明第三实施例的系统的框图。图6是示出根据本发明第四实施例的集成电路的框图。图7示出了低速数据输入电路。图8示出了低速数据输出电路。图9示出了指示根据本发明第四实施例的集成电路的操作的波形。图IO示出了指示根据本发明第四实施例的集成电路的操作的波形。图11是示出根据本发明第五实施例的系统的框图。图12是示出包括在根据本发明第五实施例的集成电路中的低速数据 输出电路的电路图。图13示出了指示根据本发明第六实施例的集成电路的操作的波形图14示出了指示根据本发明第六实施例的集成电路的操作的波形。图15是示出根据本发明第七实施例的系统的框图。图16示出了包括在根据本发明第七实施例的集成电路中的低速数据 输入电路。图17示出了包括在根据本发明第七实施例的集成电路中的低逨数据 输出电路。
图18示出了指示根据本发明第七实施例的集成电路的操作的波形。 图19是示出根据本发明第八实施例的系统的框图。 图20示出了包括在根据本发明第八实施例的集成电路中的数据输入 电路。图21示出了包括在根据本发明第八实施例的集成电路中的数据输出图22示出了指示根据本发明第九实施例的集成电路的操作的波形。图23是示出根据本发明第十实施例的系统的框图。图24示出了指示根据本发明第十实施例的集成电路的操作的波形。图25是示出根据本发明第十一实施例的系统的框图。图26示出了指示根据本发明第十一实施例的集成电路的操作的波形。图27是示出用于测试半导体集成电路的传统系统的框图。 图28示出了指示传统系统的操作的波形。
具体实施方式
现在将参照附图详细描述本发明的实施例。 图1是示出根据本发明第一实施例的系统的框图。 根据本发明第一实施例的系统包括集成电路100和LSI测试器200。 LSI测试器200用于测试集成电路100的操作并且输入各种测试信号到集成电路IOO的多个端子。集成电路100包括内部电路10、外部存储器控制电路11、振荡电路12、测试RAM 13、测试电路14和15、 I/O 16、测试选择器17和测试信号输入部分18。内部电路IO是将被测试的电路。外部存储器控制电路11输出命令到测试电路14并且与测试RAM 13 交换数据。此外，外部存储器控制电路11通过使用地址/命令(读命令或写命 令)经由I/O 16与LSI测试器200交换数据(读数据或写数据)等。外部 存储器控制电路11可以与内部电路IO集成。振荡电路12将从测试信号输入部分18输入的低速时钟进行倍频并且 产生频率是低速时钟频率的n倍(例如5倍)的I/O时钟(高速吋钟)。 振荡电路12将I/O时钟供应给内部电路10、外部存储器控制电路11和测 试电路14。振荡电路12中的时钟生成电路的工作/停止是由时钟使能信号控制的。在这种情况中，"低速时钟"是比以下两项之一更慢的时钟(1) 通常使用的测试器时钟的最小周期和(2)在考虑到由工艺所引起的集成 电路中的信号延迟的变化和温度/电源电压的变化的情况下可以在其中稳定 地执行测试的最小周期，其中(2)较长。"高速时钟"是比以下两项之 一更快的时钟(1)通常使用的测试器时钟的最小周期和(2)在考虑到 由工艺所引起的集成电路中的信号延迟的变化和温度/电源电压的变化的情 况下可以在其中稳定地执行测试的最小周期，其中(2)较长。测试RAM 13可以同时被测试电路14和15访问。在测试RAM 13 中，用于存储读数据的部分和用于存储写数据的部分是分开的。用于存储 读数据的部分和用于存储写数据的部分可以是物理上分开的，或者用于存 储读数据的部分的地址和用于存储写数据的部分的地址可以是分开的。"读"的意思为不是测试RAM 13读而是外部存储器控制电路11 读。"写"的意思为不是测试RAM 13写而是外部存储器控制电路11 写。如果LSI测试器200在一个时钟内将数据传输N次，则测试RAM 13 能够处理的位宽可以设定为(LSI测试器200所连接的端子数目XN)。测试电路14解释从外部存储器控制电路11所输出的命令并且控制这 样的定时，在该定时下，外部存储器控制电路11需要有效数据并且从外 部存储器控制电路11所输出的数据变得有效。仅当数据有效时，读数据 被从测试RAM 13供应到外部存储器控制电路11。另外，写数据被从外部 存储器控制电路11供应到测试RAM 13。因为测试电路14根据I/O时钟工作，所以读数据和写数据被以高速供应。
外部存储器控制电路11有效地操作的数据是从外部存储器读出的数 据或者写入外部存储器的数据。对于无效数据没有特别限制。无效数据例 如是当外部存储器不被外部存储器控制电路11读或写时存在的数据。测试电路15根据输入的控制信号指定测试RAM 13的地址，将读数 据以低速写入测试RAM 13并且从测试RAM 13以低速读出写数据。 测试电路15还向测试RAM 13供应选择信号、写/读标识信号等。 另外，测试电路15将WAIT (等待信号)输出到外部存储器控制电路 11。将稍后描述WAIT。测试电路15仅通过解码产生WAIT并且不控制 WAIToI/O 16包括多个输入输出缓冲器(在本示例中为两个输入输出缓冲 器)和用于外部存储器控制电路11的地址/命令输出缓冲器并且起LSI测 试器200与集成电路100之间接口的作用。I/O 16与LSI测试器200交换 以低速读或写的低速数据和以高速读或写的髙速数据。当测试集成电路100的操作时，LSI测试器200被连接到I/O 16。然 而，在测试集成电路100的操作之后，诸如同步DRAM (SDRAM)之类 的外部RAM被连接到I/O 16并且高速数据被在I/O 16与外部RAM之间 交换。测试选择器17包括选择器171和172以及选择器173，选择器171和 172用于执行切换以将I/O 16连接到外部存储器控制电路11或测试RAM 13，选择器173用于执行切换以将外部存储器控制电路11连接到测试 RAM 13或I/O 16。测试信号从LSI测试器200输入到测试信号输入部分18。测试信号输 入部分18具有多个输入端子。具体地说，测试信号输入部分18具有用于 将复位信号输入到内部电路10、外部存储器控制电路11和测试电路15的 输入端子181、用于输入控制信号的输入端子182、用于输入低速时钟的 输入端子183和用于输入时钟使能信号的输入端子184。LSI测试器200通过I/O 16连接到集成电路100。当LSI测试器200从 外部存储器控制电路11接收地feh/命令时，LSI测试器200与集成电路100 交换数据。
输入到测试信号输入部分18的控制信号是通过在产生测试图样Bt所 执行的仿真产生的。LSI测试器200将通过仿真所产生的控制信号供应到 集成电路100。当在产生测试图样时执行仿真时，由通过I/O 16连接到集 成电路100的控制信号发生仿真模型产生控制信号。当执行仿真时，可以监控集成电路100的仿真模型中的信号而不检査 信号。控制信号发生仿真模型具有监控内部电路10的仿真模型和测试 RAM 13的仿真模型中的数据量的功能。当测试信号被产生时，控制信号 发生仿真模型监控将由外部存储器控制电路11的仿真模型接下来发出的 读命令所读取的数据量、将由外部存储器控制电路11的仿真模型接下來 发出的写命令所写入的数据量和存储在测试RAM 13的仿真模型中的读数 据和写数据的量，并且将WAIT/无WAIT嵌入在作为测试信号的控制信号 中。执行仿真以使得其匹配集成电路100的内部操作。因此，即使在时间 的基础上而不是通过监控集成电路100的操作将由仿真所产生的控制信号 输入到集成电路100，也不会出现问题。图2示出了指示根据本发明第一实施例的集成电路的操作的波形。在图2中，"读"指示由外部存储器控制电路11所发出的读命令， "写"指示由外部存储器控制电路11所发出的写命令。"数据"指示从 LSI测试器200输入到测试RAM 13的读数据(例如R00)和从测试RAM 13输出到LSI测试器200的写数据(例如WOO)。从测试RAM 13读出或 者写入测试RAM 13的数据的突发传输被执行。突发长度是4的倍数。 "测试RAM中读数据的量"指示在测试RAM 13被LSI测试器200以低 速写之后未被测试电路14读出的读数据的量，"测试RAM中写数据的 量"指示在测试RAM 13被测试电路14写之后未被输出到I/0 16 (外部端 子)的写数据的量。当振荡电路12工作，时钟稳定并且内部电路10开始工作时(时刻 A) ， LSI测试器200开始将读数据以低速写入测试RAM 13。也就是说， LSI测试器200将读数据输入到I/O 16并且发送控制信号到测试电路15， 控制电路15发送地址到测试RAM 13。当LSI测试器200将一次读出的四 段读数据写入测试RAM 13时(时刻B)，测试RAM 13中还有空闲容量。因此，LSI测试器200继续将读数据以低速写入测试RAM 13。当外 部存储器控制电路11发出读命令到测试电路14时(时刻C)，测试电路 14从测试RAM 13以髙速读出所述四段读数据并且将这四段读数据供应到 外部存储器控制电路11。然后，外部存储器控制电路11将写数据以高速 写入测试RAM 13。当外部存储器控制电路11发出写命令到测试电路14 时，测试电路14将写数据以低速从测试RAM13读出到LSI测试器(时刻 D)。因为所有写入测试RAM 13的写数据都被读出，所以读数据被以低 速写入测试RAM 13 (时刻E)。控制信号(未示出)预先示出将有八段 读数据根据外部存储器控制电路11发出的下一个读命令被读出。然而， 仅四段读数据现在被存储在测试RAM 13中。因此，WAIT被从测试电路 15输出到外部存储器控制电路11 (时刻F)。当将根据外部存储器控制电 路11发出的下一个读命令被读出的读数据都被存储在测试RAM 13中 时，WAIT被释放并且外部存储器控制电路11发出读命令(时刻G)。图3示出了根据本发明第一实施例的集成电路的操作的另一示例。与上面的示例相比，从测试RAM13读出写数据(W00至W07)在图 3中被延迟。结果，不必使用WAIT。如上所述，对于根据本发明第一实施例的集成电路100，测试电路14 解释由外部存储器控制电路11所发出的命令并且仅将必要的数据在测试 RAM 13与外部存储器控制电路11之间传输。结果，可以大大减少测试时 间。而且，不必读无用的数据。因此，可以减小测试RAM 13的尺寸并且 可以减小集成电路100的尺寸。现在将描述根据本发明第二实施例的系统。将主要描述根据本发明第一和第二实施例的系统之间的不同而省略对 相同事物的描述。图4是示出根据本发明第二实施例的系统的框图。根据本发明第二实施例的集成电路100a与根据本发明第一实施例的集 成电路100的不同之处在于低速数据输入输出端子和高速数据输入输出端 子是分开的。集成电路100a包括测试选择器17a以取代测试选择器17， 并且包括I/O 19和输入部分20。
测试选择器17a不包括选择器171和172而是包括用于在从内部电路 IO输出低速写数据和从测试RAM 13输出低速写数据之间执行切换的多个 选择器(在本示例中为174和175)。I/O 19包括多个输入输出缓冲器，低速数据被逐位输入到这些输入输 出缓冲器。输入输出缓冲器的数目确定1/0 19的位宽，其可以大于输入到 测试RAM13的数据的位宽。包括在根据本发明第二实施例的集成电路100a中的I/O 16主要执行 高速数据输入输出。输入部分20包括用于输入选择信号的输入端子，这些选择信号用于 切换选择器173和选择器174和175。根据本发明第二实施例的系统可以达到与根据本发明第一实施例的系 统所获得的相同效果。对于根据本发明第二实施例的系统，不必使用选择器171和172。因 此，可以在I/0 16中容易地执行定时调整。现在将描述根据本发明第三实施例的系统。将主要描述根据本发明第二和第三实施例的系统之间的不同而省略对 相同事物的描述。图5是示出根据本发明第三实施例的系统的框图。根据本发明第三实施例的集成电路100b与根据本发明第二实施例的 集成电路100a的不同之处在于其包括I/O 19a，其中用于输入读数据的端 子和用于输出写数据的端子是分开的。根据本发明第三实施例的系统可以达到与根据本发明第二实施例的系 统所获得的相同效果。另外，对于根据本发明第三实施例的系统，输入端 子和输出端子是分开的。结果，可以增加用于低速数据输入输出的带宽并 且可以减少测试时间。此外，当在测试时信号不经常输入到其的端子处的 数据无效时，该端子也可以用于输入读数据到测试RAM 13。当在测试时 信号不经常从其输出的端子处的数据无效时，该端子也可以用于从测试 RAM13输出写数据。通过这样做，可以使测试图样较小。现在将描述根据本发明第四实施例的系统。
将主要描述根据本发明第三和第四实施例的系统之间的不同而省略对 相同事物的描述。图6是示出根据本发明第四实施例的集成电路的框图。根据本发明第二实施例的集成电路100c与根据本发明第三实施例的集 成电路100b的不同之处在于包括在I/O 19b中的输入端子和输出端子的位 宽小于LSI测试器200可以处理的位宽，读数据都从I/O 19b以低速输入 到测试电路15a,并且测试电路15a变换位宽。在下面的描述中，假设I/O 19b包括16个输入端子并且输入到测试 RAM13的数据宽度为64位。测试电路15a包括低速数据输入电路、缓冲器和低速数据输出电路， 低速数据输入电路用于将读数据划分为多段数据并且将每段数据以低速输 入到测试RAM 13，缓冲器用于保存从低速数据输入电路输出的数据，低 速数据输出电路用于将写数据划分为多段数据并且将每段数据以低速输出 到l/019b。图7示出了低速数据输入电路。低速数据输入电路151包括64个D触发器D00至D63。 当16位的读数据b15至b00、 b31至b16、 b47至b32和b63至b48被 以这样的顺序从I/O 19b的每个输入端子输入时，在每次有低速时钟输入 时，每个16位的读数据被存储在D触发器D00至D15、 D触发器D16至 D31、 D触发器D32至D47和D触发器D48至D63中。结果，输出64位 的低速读数据b63至b00。低速读数据b63至b00被保存在64位的缓冲器 (未示出)中。图8示出了低速数据输出电路。低速数据输出电路152包括64个D触发器D00a至D63a和16个选择 器(图8中示出了两个选择器153和154) ， 4个D触发器的输出端子连 接到这些选择器中的每一个。输出与四段数据的相同位数相对应的信号的 D触发器的输出端子连接到每个选择器，所述四段数据是通过将64位的数 据划分为四分之一而获得的。例如，输出与16位相对应的信号的D触发 器D63a、 D47a、 D31a和D15a的输出端子连接到选择器153。
从输入端子183输入的低速时钟或者从振荡电路12输出的1/0时钟可 以用作时钟。选择器153和154由从输入端182输入的控制信号操作。从测试RAM 13输出的64位低速写数据c63至c00被存储在D触发器 D63a至D48a、 D触发器D47a至D32a、 D触发器D31a至D16a和D触发 器D15a至D00a中。由16个选择器所选择的16位低速写数据c63至 c48、 16位低速写数据c47至c32、 16位低速写数据c31至c16和16位低 速写数据c15至c00被经由包括在I/O 19b中的输出缓冲器而输出到LSI测 试器200。图9和图10示出了指示根据本发明第四实施例的集成电路的操作的 波形。在图9和图10中，读数据RN被划分为RNa、 RNb、 RNc和RNd并 且被输入。写数据WN被划分为WNa、 WNb、 WNc和WNd并且被输 出。写数据"Wxx"指示不存在相应的写数据。写使能是一种控制信号， 指示测试电路15a将读数据写入测试RAM 13的定时。读数据被划分为四 段数据(例如R0(^R00a、 R00b、 R00c和R00d)，每段数据由16位组成 并且被输入或输出。类似地，写数据被划分为四段数据，每段数据由16 位组成并且被输入或输出。根据本发明第四实施例的系统可以达到与根据本发明第三实施例的系 统所获得的相同效果。对于根据本发明第四实施例的系统，I/O 19b仅包括16个输入端子。 然而，64位的数据可以被供应到测试RAM 13。也就是说，尤其在能够确 保安全的输入端子和输出端子的数目小于被包括在测试时输入的数据中的 位数的情况下，根据本发明第四实施例的系统是有效的。现在将描述根据本发明第五实施例的系统。将主要描述根据本发明第四和第五实施例的系统之间的不同而省略对 相同事物的描述。根据本发明第五实施例的集成电路100d与根据本发明第四实施例的 集成电路100c的不同之处在于当低速数据输出电路将低速写数据输出到外 部端子时，低速数据输出电路将低速写数据和与其相邻的16位写数据进
行比较并且输出比较结果。图ll是示出根据本发明第五实施例的系统的框图。集成电路100d包括测试电路15b和输出部分21,测试电路15b包括 用于输出COMP信号(稍后描述)的低速数据输出电路，输出部分21起 接口的作用，该接口用于将COMP信号输出到LSI测试器200。图12是示出包括在根据本发明第五实施例的集成电路中的低速数据 输出电路的电路图。在低速数据输出电路152a中，从测试RAM 13输出的64位低速写数 据c63至c48、 c47至c32、 c31至c16和c15至cOO被分别存储在D触发 器D63a至D48a、 D触发器D47a至D32a、 D触发器D31a至D16a和D触 发器D15a至D00a中。比较器COMP3将写数据c63至c48与写数据c47 至c32进行比较，比较器COMP2将写数据c47至c32与写数据c31至c16 进行比较，并且比较器COMP1将写数据c31至c16与写数据c15至c00进 行比较。指示比较结果的COMP信号被经由I/O 19b输出到LSI测试器 200。在下文中，所输出的COMP信号将被表示为"000"，其按顺序包括 来自比较器COMP3、 COMP2和COMP1的输出。从测试RAM 13 —次输出的(16位X4)的低速写数据和比较结果被 参考。如果写数据c63至c48、写数据c47至c32、写数据c31至c16和写 数据c15至c00从比较结果来看是相同的，则每个比较器输出"1"。因 此，测试电路15b输出一段低速写数据(16位)和COMP信号"111"。 结果，输出写数据一次(一个时钟)使得LSI测试器200判定64位的数 据。如果写数据c63至c48、写数据c47至c32、写数据c31至c16和写数 据c15至c00中的三项相同，则测试电路15b输出两段写数据(16位X 2)和COMP信号"110" 、 "101"和"011"中的一个。例如，如果写数 据c63至c48、写数据c47至c32和写数据c31至c16相同，则测试电路 15b输出COMP信号"110"。结果，输出写数据两次(两个时钟)使得 LSI测试器200判定64位的数据。如果写数据c63至c48、写数据c47至 c32、写数据c31至c16和写数据c15至c00中的两项相同，则测试电路 15b输出三段写数据(16位X3)和COMP信号"100" 、 "010"和"001"中的一个。例如，如果写数据c63至c48和写数据c47至c32相 同，则测试电路15b输出COMP信号"100"。结果，输出写数据三次 (三个时钟)使得LSI测试器200判定64位的数据。在图12中，将16位的写数据和与其相邻的16位写数据进行比较。然 而，对用于比较的组合没有专门限制。例如，可以比较写数据c63至c48 和写数据c31至c16，可以比较写数据c63至c48和写数据cl5至c00，或 者可以比较写数据c47至c32和写数据c15至c00。根据本发明第五实施例的系统可以达到与根据本发明第四实施例的系 统所获得的相同效果。通过划分从测试RAM 13所读出的(16位X4)写 数据而获得的四段16位的写数据可以是相同的。在这种情况下，16位的 写数据在根据本发明第四实施例的系统中被输出到外部端子四次。然而， 对于根据本发明第五实施例的系统，因为16位的写数据仅被输出一次， 所以可以减少输入时钟的数目。结果，可以减少测试时间。 现在将描述根据本发明第六实施例的系统。将主要描述根据本发明第五和第六实施例的系统之间的不同而省略对 相同事物的描述。根据本发明第六实施例的集成电路的结构与根据本发明第五实施例的 集成电路100d的结构相同。根据本发明第六实施例的集成电路与根据本 发明第五实施例的集成电路100d的不同之处在于测试信号图样。具体地 说，当测试电路15b将读数据写入测试RAM 13时，使用I/O时钟。类似 地，当写数据被读出到LSI测试200时，使用I/O时钟。当连续地写一段 数据时，指定该段数据和数据段的数目。在这种情况下，由控制信号指定该段数据和数据段的数目。例如，假 设当测试电路15b接收读数据R01a至R01d时，测试电路15b接收到控制 信号，该控制信号指示读数据R01至R03是相同的。然后测试电路15b产 生两段读数据，其中每一段读数据都与读数据R01a至R01d相同。当测试 电路15b接收到写使能时，测试电路15b将相同的三段写数据R01a至 R01d写入测试RAM 13。写使能的宽度与相同的写入数据段的数目成正 比。 图13和图14示出了指示根据本发明第六实施例的集成电路的操作的 波形。在图13和图14中，读数据R01至R03是相同的，读数据R08至R15 是相同的，读数据R17至R21是相同的并且读数据R24至R31是相同 的。另外，包括在写数据W08和W09中的写数据c63至c48是相同的并 且包括在写数据W08和W09中的写数据c47至c32是相同的。包括在写 数据W10至W15中的写数据c63至c48是相同的，包括在写数据W10至 W15中的写数据c47至c32是相同的，包括在写数据W10至W15中的写 数据c31至c16是相同的并且包括在写数据W10至W15中的写数据c15 至c00是相同的。写使能的宽度与相同的写入数据段的数目成正比。 "COMP"指示输出到输出部分21的COMP信号。如上所述，COMP信 号"001"指示写数据WNc和WNd是相同的，COMP信号"111"指示写 数据WNa、 WNb、 WNc和WNd是相同的。将省略对关于指示根据本发明第一实施例的集成电路100的操作的波 形的相同事物的描述。在根据本发明第六实施例的集成电路中，测试电路15b首先以低速"^ 取读数据。当测试电路15b接收到写使能时(时刻A1)，测试电路15b将读数据 以低速写入测试RAM 13。结果，存储在测试RAM 13中的读数据的量增 加1。当测试电路15b随后接收到写使能时(时刻B1)，测试电路15b将相 同的读数据R01至R03以低速写入测试RAM 13。结果，存储在测试 RAM 13中的读数据的量增加3。当外部存储器控制电路11输出读命令到测试电路14时(时刻C1)， 测试电路14将读数据从测试RAM 13以高速读出到外部存储器控制电路 11。当外部存储器控制电路ll输出读命令到测试电路14时(时刻Cl), 测试电路14将写数据从外部存储器控制电路11以高速写入测试RAM 13。
该操作是以这种方式进行的。由控制信号给出从测试电路15b输出写 数据的指令。写数据W08a、 W08b和W08c被写入测试RAM 13。当比较 器输出COMP信号"001"时，COMP信号"001"被输出到输出部分21 并且写数据W08a、 W08b和W08c被输出到IZO 19b (时刻D1)。当写数 据W10a (WNa)被写入测试RAM 13 (未示出)时，测试RAM 13输出 COMP信号"111"到输出部分21并且输出写数据W10a到I/O19b。根据本发明第六实施例的系统可以达到与根据本发明第五实施例的系 统所获得的相同效果。对于根据本发明第六实施例的系统，从测试电路15b写入测试RAM 13被高速执行并且在由测试电路14读之后以低速输出的数据量减少了。 因此，与根据本发明第五实施例的系统相比，可以减少测试时间。通过使 用读数据或写数据中(尤其在例如图像的情况下)同一段数据连续出现的 数据，可以大大减少用于测试动态图像的编码或解码的时间。现在将描述根据本发明第七实施例的系统。将主要描述根据本发明第五和第七实施例的系统之间的不同而省略对 相同事物的描述。图15是示出根据本发明第七实施例的系统的框图。根据本发明第七实施例的集成电路100e包括两个外部存储器控制电路 lla和llb、测试RAM 13a、测试RAM 13b、测试RAM 13c、测试RAM 13d、测试电路14a和14b以及测试电路15c，其中测试RAM 13a用于接 受从外部存储器控制电路lla发送的写数据，测试RAM 13b用于接受发送 到外部存储器控制电路lla的读数据，测试RAM 13c用于接受从外部存储 器控制电路lib发送的写数据，测试RAM 13d用于接受发送到外部存储 器控制电路llb的读数据，测试电路14a和14b与测试电路14起相同作 用，测试电路15c与测试电路15b起相同作用并且与每个测试RAM交换 数据。LSI测试器200将读数据和写数据输入到外部存储器控制电路lla和 llb。读数据和写数据对于外部存储器控制电路lla和llb是共用的。测试 电路14a和14b中的每一个接收读/写的类型和定时而不是存储器命令。
将描述包括在根据本发明第七实施例的集成电路100e的测试电路15c 中的低速数据输入电路和低速数据输出电路。图16示出了包括在根据本发明第七实施例的集成电路中的低速数据 输入电路。在本示例中，由外部存储器控制电路lla和llb所处理的数据宽度是 64位并且低速数据输入电路151a具有用于低速数据输入的16个端子。LSI测试器200以b63至b48、 M7至b32、 b31至bl6和bl5至b00的 顺序将读数据输入到低速数据输入电路151a。存在许多种同一段数据连续 出现的情况，例如在图像数据中。因此，选择器位于D触发器D0b至 D15b、 D触发器D16b至D31b和D触发器D32b至D47b之前的阶段，以 使得可以利用一个时钟输入每隔16位分开的并且是相同的读数据b63至 b48、 b47至b32、 b31至bl6和b15至b00。然而，因为可以从端子输入读 数据b63至b48，所以选择器不位于D触发器D48b至D63b之间的阶段。 在考虑到存储器中存储的被清零的数据被读取的情况下，"0"被输入到 每个选择器。图17示出了包括在根据本发明第七实施例的集成电路中的低速数据 输出电路。因为低速数据输出电路152a包括位于两个阶段(两列)的缓冲器，所 以可以同时执行来自测试RAM 13a和13c的写数据的输入和写数据到I/O 19的输出。图18示出了指示根据本发明第七实施例的集成电路的操作的波形。 在图18中，"A侧WAIT"指示输入到外部存储器控制电路lla的 WAIT, "A侧读"指示测试RAM 13b将数据读出到外部存储器控制电路 lla， "A侧写"指示外部存储器控制电路lla将数据写入测试RAM 13a， "B侧WAIT"指示输入到外部存储器控制电路lib的WAIT, "B 侧读"指示测试RAM 13d将数据读出到外部存储器控制电路lla， "B侧 写"指示外部存储器控制电路lla将数据写入测试RAM 13c，"写使能 A"指示一写允许信号，LSI测试器200可以根据该写允许信号将读数据A 写入测试电路15c，"读数据A"指示将被存储在测试RAM 13a中的读数
据，"读数据的量A"指示存储在测试RAM13a中的读数据的量，"写使 能B"指示一写允许信号，LSI测试器200可以根据该写允许信号将读数 据B写入测试电路15c，"读数据B"指示将被存储在测试RAM 13c中的 读数据，"读数据的量B"指示存储在测试RAM 13c中的读数据的量， "写数据的量A"指示存储在测试RAM 13b中的写数据的量，"写数据 的量B"指示存储在测试RAM13d中的写数据的量。假设发送到外部存储器控制电路lla的读数据是RAn = {RAnd, RAnc， RAnb， RAna}，发送到外部存储器控制电路lib的读数据是RBn = (RBnd， RBnc, RBnb， RBna}，发送到外部存储器控制电路lla的写数据是WAn = (WAnd， WAnc， WAnb, WAna}，以及发送到外部存储器控制电路llb的写 数据是WBn 二 {WBnd, WBnc， WBnb, WBna}。在图18中，写使能的宽度与相同的写入数据段的数目成正比。例 如，RA1被写三次，RB4被写四次。因为根据本发明第七实施例的集成电路100e的操作与根据本发明第五 (第六)实施例的集成电路100d的操作大约相同，所以将省略对根据本 发明第七实施例的集成电路lOOe的操作的描述。根据本发明第七实施例的系统可以达到与根据本发明第五实施例的系 统所获得的相同效果。现在将描述根据本发明第八实施例的系统。将主要描述根据本发明第七和第八实施例的系统之间的不同而省略对 相同事物的描述。图19是示出根据本发明第八实施例的系统的框图。根据本发明第八实施例集成电路100f可以应用于双数据速率同步动态 (DDRSD) RAM被用作外部存储器的情况。集成电路100f包括数据输入电路22a、数据输入电路22b、数据输出 电路23a和数据输出电路23b，其中数据输入电路22a位于包括在I/O 16a 中的输入缓冲器与选择器173a之间，数据输入电路22b位于包括在I/O 16b中的输入缓冲器与选择器173b之间，数据输出电路23a位于外部存储 器控制电路lla与包括在1/0 16a中的输出缓冲器之间，数据输出电路23b
位于外部存储Sfe制电路llb与包括在I/O 16b中的输出缓冲器之间。I/O 时钟和控制信号(未示出)被输出到数据输入电路22a和22b以及数据输 出电路23a和23b中的每一个。图20示出了包括在根据本发明第八实施例的集成电路中的数据输入 电路.数据输入电路22a在图20中示出。数据输入电路22a包括触发器组FFl至FF3，其中每一个触发器组包 括总共2n个D触发器。也就是说，每个触发器组由n个D触发器D0c至 D(n-l)e和n个D触发器D(n)e至D(2n-l)e组成。数据输入电路22a传输与I/O时钟的上升沿同步的数据和与反相I/O 时钟的上升沿同步的数据.首先，经由I/O 16a从LSI測试器200输入的读数据被触发器组FF1 锁存，D触发器D0e至D(n-l)e在I/O时钟的上升沿锁存读数据，D触发器 D(ii)e至D(2n-l)e在反相I/O时钟的上升沿锁存读数据。触发器组FF2在I/O时钟的下一个上升沿锁存来自触发器组FF1的输出.然后触发器组FF3在内部时钟的，上锁存来自触发器组FF2的输出 并且将读数据输出到选择器173a.图21示出了包括在根据本发明第八实施例的集成电路中的数据输出 电路.数据输出电路23a在图21中示出.数据输出电路23a包括D触发器组FF4和选择器221a和222a， D触 发器组FF4包括总共2n个D触发器，选择器221a和222a位于D蝕发器 组FF4的输出側。D触发器组FF4包括n个D触发器D0f至D(n-l)f和n 个D触发器D(n)f至D(2n-l)f。从外部存储器控制电路lla输入的写数据被D触发器组FF4在时钟的 上升沿锁存。由选择信号所选择的写数据在时钟的下一个上升沿被从选择 器221a和222a输出到I/O 16a。统所获得的相同效果。如上所述，根据本发明第八实施例的系统也可以应 用于DDRSDRAM被用作外部存储器的情况。
现在将描述根据本发明第九实施例的系统。将主要描述根据本发明第七和第九实施例的系统之间的不同而省略对 相同事物的描述。与根据本发明第七实施例的集成电路不同的是，根据本发明第九实施 例的集成电路可以应付这样的情况其中因为可被用于控制低速数据输入 输出的端子数目小，所以不能同时执行数据的低速输入和低速输出。根据 本发明第九实施例的集成电路的结构与根据本发明第七实施例的集成电路100e的结构相同。图22示出了指示根据本发明第九实施例的集成电路的操作的波形。 在图22中，"控制信号"指示输入到测试电路15c的控制信号。控制信号的含义如下。IN1:将读数据按照次序以低速输入到测试RAM 13a或13b，每次16位。IN0:从I/O 19b以低速输入写数据c63至c48并且将"0"输入到低速 数据输入电路151a中的每个选择器。 WA1:将一个字写入测试RAM13a。 WA3:将3个字写入测试RAM13a。IN1RA:按照次序以低速输入读数据，每次16位，并且从测试RAM 13b读取一个字。0UT1:低速数据输出电路输出从测试RAM 13a读取的低速写数据中 的写数据c47至c32。OUT2:低速数据输出电路输出从测试RAM 13a读取的低速写数据中 的写数据cl5至c00。OUT3:低速数据输出电路输出从测试RAM 13a读取的低速写数据中 的写数据c31至cl6。低速数据输出电路在除了 OUT1至OUT3之外的周期期间总是输出写 数据c63至c48。现在将描述根据本发明第九实施例的集成电路的操作。然而，将省略 对根据本发明第九实施例的集成电路的操作的描述，其与根据本发明第五(第六)实施例的集成电路100d的操作相同。首先输入控制信号IN1并且将读数据RAOa至RAOd按照次序以低速 输入到测试RAM13a,每次16位(时刻A2)。然后输入控制信号WA1并且将一个字的读数据RAO，即读数据RAOa 至RAOd以低速写入测试RAM 13a (时刻B2)。然后输入控制信号IN1并且将读数据RAla至RAld按照次序以低速 输入到测试RAM13a，每次16位(时刻C2)。然后输入控制信号WA3输入并且将三个字的读数据RA1，即三个字 的读数据RAl至RAld以低速写入测试RAM13a (时刻D2)。然后输入控制信号WB1并且将一个字的读数据RBO，即读数据RB0a 至RB0d以低速写入测试RAM13c (时刻E2)。然后，按照次序执行处理。输入控制信号IN1RA (时刻F2)。结 果，按照次序以低速输入读数据，每次16位，并且从测试RAM 13b读取 一个字。然后输入控制信号0UT1 (时刻G2)并且从低速数据输出电路152a 输出写数据b47至b32。然后输入控制信号INO (时刻H2)。结果，将"0"输入到低速数据 输入电路151a中的每个选择器并且从I/O 16a以低速输入写数据b63至 b48。然后，以相同方式执行操作。根据本发明第九实施例的系统可以达到与根据本发明第七实施例的系 统所获得的相同效果。根据本发明第九实施例的系统也可以通过改变输入控制信号的图样来应付这样的情况其中因为可以用于控制低速数据输入输出的端子数目 小，所以不能同时进行数据的低速输入和低速输出。 现在将描述根据本发明第十实施例的系统。将主要描述根据本发明第五和第十实施例的系统之间的不同而省略对 相同事物的描述。根据本发明第十实施例的集成电路100g与根据本发明第五实施例的 集成电路100d的不同之处在于外部存储器控制电路11缺省处于等待状态 (通过WAIT)中。图23是示出根据本发明第十实施例的系统的框图。根据本发明第十实施例的集成电路100g包括调整电路11，调整电路 11用于管理多个来自内部电路10的访问测试RAM 13的请求(本示例中 为RE(^A和RECLB)。LSI测试器200缺省通过测试电路15b将外部存储器控制电路11设定 为等待状态(通过WAIT)。图24示出了指示根据本发明第十实施例的集成电路的操作的波形。 在图24中，"REQ_A (读)"和"REQ_B (读)"指示来自内部电路10 的读访问请求，"开始读"、"终止读"和"在读时间传输数据"指示由 外部存储器控制电路11执行的操作，"REQ一A (写)"和"REQ_B (写)"指示来自内部电路10的写访问请求，"开始写"、"终止写" 和"在写时间传输数据"指示由外部存储器控制电路ll执行的操作。在图24中，当外部存储器控制电路11读取读数据时，必要的数据被 写入测试RAM 13的写数据区域。当外部存储器控制电路11写入写数据 时，外部存储器控制电路11的等待状态被释放并且外部存储器控制电路 ll在一个低速时钟脉冲之后被设定为等待状态。这是基于测试RAM 13的 写数据区域中有足够空间的假设。外部存储器访问在一个低速时钟脉冲期 间可以发生两次，在该低速时钟脉冲期间，外部存储器控制电路11的等 待状态被释放。根据本发明第十实施例的系统可以达到与根据本发明第五实施例的系 统所获得的相同效果。对于根据本发明第十实施例的系统，下一次访问在前一次存储器访问 终止之前开始。这增加了外部存储器访问的效率。而且，取决于外部存储 器控制电路11的结构或者外部存储器的类型，可以使存储器访问操作重 叠。例如，如果外部存储器是SDRAM并且不同的存储体(bank)被访 问，则可以在读/写期间使一个存储体活动以用于下一次存储器访问。现在将描述根据本发明第十一实施例的系统。 将主要描述根据本发明第十和第十一实施例的系统之间的不同而省略 对相同事物的描述。对于根据本发明第十实施例的集成电路100g，外部存储器控制电路 11总是处于等待状态(通过WAIT)以使得外部存储器访问不重叠。仅在 一个低速时钟脉冲期间释放外部存储器控制电路11的等待状态。然而， 如果内部时钟的速度高，则可能发生两次存储器访问。根据本发明第十一 实施例的集成电路与根据本发明第十实施例的集成电路100g的不同之处 在于防止发生两次存储器访问。图25是示出根据本发明第十一实施例的系统的框图。 为了防止发生两次存储器访问，根据本发明第十一实施例的集成电路 100h包括边沿检测电路24，用于检测WAIT信号的拖尾沿(trailing edge)。当边沿检测电路24检测到WAIT信号的拖尾沿时，边沿检测电路24 输出边沿脉冲到外部存储器控制电路11，该边沿脉冲用于在一个I/O时钟 脉冲期间释放外部存储器控制电路11的等待状态。如果用于包括在外部 存储器控制电路11中的调整电路111的时钟不同于1/0时钟，那么外部存 储器控制电路11的等待状态在用于调整电路111的时钟的一个脉冲期间 被释放。图26示出了指示根据本发明第十一实施例的集成电路的操作的波形。对于从边沿检测电路24输出的一个边沿脉冲，外部存储器控制电路 11的等待状态在一个时钟脉冲期间被释放。因此，外部存储器访问仅发生 一次。结果，可以由输入到测试电路15b的控制信号来可靠地控制外部存 储器访问的定时。这在包括在外部存储器访问的最长突发中的数据量与测 试RAM 13的容量大约相同的情况中尤其有效。假设前一次写(或读)和 最长突发写(或读)重叠。对于根据本发明第十实施例的集成电路100g， 测试RAM 13的写数据溢出(或者测试RAM 13的容量不够)。然而，对 于根据本发明第十一实施例的集成电路100h，测试RAM 13的数据不溢出 (或者测试RAM 13的容量足够)。另外，可以容易地调试测试电路或测
试信号发生仿真。在本发明中，命令解释电路解释由控制电路发出的命令并且仅在输入 或输出必要的数据时，在测试存储部分和该电路之间进行数据传输。结 果，可以大大减少测试时间。另外，不必读无用的数据。因此，可以减小 测试存储部分的尺寸并且可以减小集成电路的尺寸。上述叙述被认为仅仅是对本发明原理的说明。此外，由于本领域技术 人员将会容易地进行许多修改和变化，所以不希望将本发明限制为所示出 和描述的确切结构和应用，因此可以认为所有合适的修改和等同物落在所 附权利要求书和其等同物中的发明的范围内。
权利要求
1.一种能够检验电路工作速度的集成电路，该集成电路包括将被测试的内部电路；控制电路，其位于所述内部电路与外部设备之间，用于通过使用读命令将读数据从所述外部设备输入到所述内部电路，并且用于通过使用写命令将从所述内部电路输出的写数据输出到所述外部设备；测试存储部分，其包括读数据存储部分和写数据存储部分，所述读数据存储部分用于存储以低速输入的所述读数据，所述写数据存储部分用于存储从所述控制电路输出的所述写数据；命令解释电路，其用于解释由所述控制电路发出的所述读命令和所述写命令，用于在确定所述读数据必须被输入到所述控制电路时将所述读数据从所述测试存储部分以高速供应到所述控制电路，并且用于在确定所述写数据被从所述控制电路输出时将从所述控制电路输出的所述写数据以高速供应到所述测试存储部分；输入电路，其用于将从所述外部设备输入的所述读数据以低速输入到所述测试存储部分；以及输出电路，其用于将供应到所述测试存储部分的所述写数据以低速输出到所述外部设备。
2. 如权利要求1所述的集成电路，其中在所述命令解释电路和所述测试存储部分之间执行所述读数据的输入 和所述写数据的输出；所述输入电路将所述读数据输入到所述测试存储部分；以及 所述输出电路将所述写数据输出到所述外部设备。
3. 如权利要求1所述的集成电路，其中所述输入电路与所述输出电路 集成在一起。
4. 如权利要求1所述的集成电路，其中所述外部设备将低速工作时钟 输入到所述输入电路和所述输出电路，并且将具有比所述低速工作时钟更 高速度的工作时钟输入到所述命令解释电路。
5. 如权利要求1所述的集成电路，还包括数据输入输出部分，其用于在所述控制电路和外部之间执行数据的直接输入输出；以及低速数据输入输出部分，其用于经由所述测试存储部分在所述控制电 路和所述外部之间执行数据的输入输出，其中所述数据输入输出部分和所述低速数据输入输出部分是分开提供的。
6. 如权利要求5所述的集成电路，还包括转换电路，该转换电路用于 转换输入到所述低速数据输入输出部分和从所述低速数据输入输出部分输 出的数据的位宽以及输入到所述测试存储部分和从所述测试存储部分输出 的数据的位宽。
7. 如权利要求6所述的集成电路，其中所述转换电路位于所述测试存 储部分和所述外部设备之间，其包括用于通过比较确定从所述测试存储部 分输出的多段写数据是否相同的比较电路，并且在所述多段写数据相同的 情况下将所述多段写数据中的一段和由所述比较电路通过所述比较所获得 的结果输出到所述低速数据输入输出部分。
8. 如权利要求1所述的集成电路，其中 所述外部设备缺省输出WAIT到所述控制电路；并且 所述外部设备在不是所有所述读数据都被存储在所述测试存储部分中时或者在所述测试存储部分中没有足够的空间来存储所述写数据时释放所 述WAIT。
9. 如权利要求8所述的集成电路，还包括检测电路，该检测电路用于 检测所述WAIT的边沿并且用于产生边沿脉冲，该边沿脉冲等于所述控制 电路的时钟的一个脉冲，其中所述控制电路通过向其输入所述边沿脉冲而 释放所述WAIT。
10. 如权利要求1所述的集成电路，其中所述外部设备是用于检验所 述集成电路的工作速度的测试器。
11. 如权利要求1所述的集成电路，还包括选择器，该选择器用亍在 从所述外部设备直接输入到所述控制电路的读数据与经由所述测试存储部分输入的读数据之间切换。
12. 如权利要求1所述的集成电路，还包括选择器，该选择器用于在 从所述控制电路直接输出到所述外部设备的写数据与经由所述测试存储部 分输出的写数据之间切换。
13. 如权利要求1所述的集成电路，其中所述外部设备操作所述输入 电路，从而根据所述命令解释电路输出所述读命令的定时，将所述读数据 以低速输入到所述测试存储部分。
14. 如权利要求1所述的集成电路，其中所述外部设备操作所述输出 电路，从而根据所述命令解释电路输出所述写命令的定时，从所述测试存 储部分以低速输出所述写数据。
全文摘要
本发明公开了一种允许减小芯片尺寸和减少测试时间的集成电路。该集成电路包括内部电路；外部存储器控制电路，用于通过使用读命令从LSI测试器输入读数据并且用于通过使用写命令将写数据输出到LSI测试器；测试RAM，包括读数据存储部分和写数据存储部分，读数据存储部分用于存储从LSI测试器以低速输入的读数据，写数据存储部分用于存储从控制电路输出的写数据；测试电路，用于解释由外部存储器控制电路发出的读命令和写命令，用于在确定读数据必须被输入到外部存储器控制电路时将读数据从测试RAM以高速供应到外部存储器控制电路，并且用于在确定写数据被从外部存储器控制电路输出时将从外部存储器控制电路输出的写数据以高速供应到测试RAM；以及测试电路，用于将存储在测试RAM中的写数据以低速输出到LSI测试器。
文档编号G01R31/28GK101126794SQ20071010303
公开日2008年2月20日 申请日期2007年4月29日 优先权日2006年8月18日
发明者大塚龙志, 石川胜哉 申请人:富士通株式会社