半导体器件及测试方法

专利名称：半导体器件及测试方法
技术领域：
本发明讨论的实施例涉及一种半导体器件及其测试方法。
背景技术：
已实现了使用半导体芯片的各种半导体器件或电子器件。传统上，通过实施倒装芯片将多个半导体芯片分别键合在电路衬底上，来安装半导体器件或电子器件。此外，传统上，多个半导体芯片分别形成在各芯片区上。之后，半导体芯片被彼此分离并被分别使用。另一方面，在近代的半导体器件或电子器件中，期望具有更加复杂的功能或更高的性能。因而，代替仅包括单个内电路(即单芯)的半导体芯片，提出了一种具有所谓的多芯配置(用于组合并使用多个内电路或多芯)的半导体器件或电子器件。另一方面，在具有多芯形成在单个半导体衬底上的这样一种配置的多芯半导体器件中，期望将半导体衬底切割成两块或更多块，从而形成恰如所需的小尺寸的多芯半导体器件。在多芯半导体器件中，形成在半导体衬底上的多芯被配线连接。当半导体衬底被划分时，可能发生湿气从切割平面沿配线图案渗透到一个或多个芯中或发生裂缝从切割平面沿配线图案延伸到一个或多个芯的问题。专利文献日本特开专利公开第2005-167198号日本特开专利公开第2003-203913号日本特开专利公开第2004-363217号

发明内容
鉴于上述传统问题，本公开内容的目的在于提供一种半导体器件，其对于具有各单元或芯片操作为独立半导体器件的这样一种配置的多芯半导体器件，即使在被分为更小单元或芯片的情况下，也能够有效地阻止湿气进入各单元或芯片。根据实施例的第一方案，提供了一种半导体器件，包括半导体衬底，包括元件区；内密封，形成在所述元件区上，并包括第一开口部；外密封，形成在所述元件区上，并包括第二开口部；多层互连结构，形成在所述半导体衬底上并堆叠多层层间绝缘膜，每个层间绝缘膜包括配线层；防潮膜，形成在第一绝缘膜和在所述第一绝缘膜上方形成的第二绝缘膜之间，其中所述第一绝缘膜和所述第二绝缘膜被包含在所述多层互连结构中；以及配线(wiring)图案,包括第一部、第二部以及通孔塞(via plug),其中所述第一部在与所述防潮膜的下侧和上侧中的任一侧相应的第一侧延伸，并经过所述第一开口部；所述第二部在与所述防潮膜的下侧和上侧中的另一侧相应的第二侧延伸，并经过所述第二开口部；以及所述通孔塞穿过所述防潮膜并连接所述第一部和所述第二部。根据实施例的另一方案，提供了一种半导体器件，包括半导体衬底，其上至少形成有第一元件区和第二元件区；第一外密封和第一内密封，形成在所述第一元件区上；第二外密封和第二内密封，形成在所述第二元件区上；第一核心区(core region)，被所述第一元件区中的所述第一内密封所环绕；第二核心区，被所述第二元件区中的所述第二内密封所环绕；以及多层互连结构，被形成为在所述半导体衬底上堆叠从所述第一元件区延伸到所述第二元件区的多层层间绝缘膜的叠层(laminate)，所述多层层间绝缘膜中的每一层包括配线层；其中所述多层互连结构包括所述第一元件区上的第一多层互连结构部和所述第二元件区上的第二多层互连结构部；所述第一多层互连结构部包括形成在所述第一核心区外侧的所述第一外密封和所述第一内密封；所述第二多层互连结构部包括形成在所述第二核心区外侧的所述第二外密封和所述第二内密封；所述配线层在所述第一多层互连结构部中形成所述第一外密封和所述第一内密封；所述配线层在所述第二多层互连结构部中形成所述第二外密封和所述第二内密封；所述多层互连结构包括从所述第一元件区延伸到所述第二元件区的防潮膜；以及互接配线图案(mutual connection wiring patern),通过从所述第一核心区依次穿过所述第一内密封、所述第一外密封、所述第二外密封以及所述第二内密封而进行延伸，其中所述互接配线图案包括第一部，其中所述防潮膜的下侧和上侧中的任一侧从所述第一核心区延伸到所述第一内密封与所述第一外密封之间的第一密封 区；第二部，其中所述防潮膜的下侧和上侧中的任一侧从所述第一密封区延伸到所述第二外密封与所述第二内密封之间的第二密封区；以及第三部，其中所述防潮膜的第一侧从所述第二密封区延伸到所述第二核心区，其中所述互接配线图案的所述第一部和所述第二部通过穿过所述第一密封区中的所述防潮膜的第一通孔塞进行连接；以及所述互接配线图案的所述第二部和所述第三部通过穿过所述第二密封区中的所述防潮膜的第二通孔塞进行连接。根据实施例的另一方案，提供了一种用于测试半导体器件的测试方法，该半导体器件包括半导体衬底，其上至少形成有用于形成第一内电路的第一元件区和用于形成第二内电路的第二元件区；第一外密封和第一内密封，形成在所述第一元件区上；第二外密封和第二内密封，形成在所述第二元件区上；第一核心区，被所述第一元件区中的所述第一内密封所环绕；第二核心区，被所述第二元件区中的所述第二内密封所环绕；以及多层互连结构，被形成为在所述半导体衬底上堆叠从所述第一元件区延伸到所述第二元件区的多层层间绝缘膜的叠层，所述多层层间绝缘膜中的每一个包括配线层；其中所述多层互连结构包括所述第一元件区上的第一多层互连结构部和所述第二元件区上的第二多层互连结构部；所述第一多层互连结构部包括形成在所述第一核心区外侧的所述第一外密封和所述第一内密封；所述第二多层互连结构部包括形成在所述第二核心区外侧的所述第二外密封和所述第二内密封；所述配线层在所述第一多层互连结构部中形成所述第一外密封和所述第一内密封；所述配线层在所述第二多层互连结构部中形成所述第二外密封和所述第二内密封；所述多层互连结构包括从所述第一元件区延伸到所述第二元件区的防潮膜；以及互接配线图案，通过从所述第一核心区依次穿过所述第一内密封、所述第一外密封、所述第二外密封以及所述第二内密封而延伸，其中所述互接配线图案包括第一部，其中所述防潮膜的下侧和上侧中的任一侧从所述第一核心区延伸到所述第一内密封与所述第一外密封之间的第一密封区；第二部，其中所述防潮膜的下侧和上侧中的任一侧从所述第一密封区延伸到所述第二外密封与所述第二内密封之间的第二密封区；以及第三部，其中所述防潮膜的第一侧从所述第二密封区延伸到所述第二核心区，其中所述互接配线图案的所述第一部和所述第二部通过穿过所述第一密封区中的所述防潮膜的第一通孔塞进行连接；以及所述互接配线图案的所述第二部和所述第三部通过穿过所述第二密封区中的所述防潮膜的第二通孔塞进行连接，其中在所述第一内电路和所述第二内电路形成在所述半导体衬底上的情况下测试至少所述第一内电路和所述第二内电路的状态下，通过将探测器接触到所述测试焊盘来执行所述测试方法。


图IA为简要示出作为第一实施例的实例的多芯半导体器件的平面图；图IB为示出通过分离图IA中的多芯半导体器件所形成的单芯半导体器件的实例的平面图；图2为示出其上具有图IA或图IB中的多个半导体器件的半导体晶片、以及半导体晶片上的芯片区的平面图；图3为示出根据第一实施例的半导体器件的配置的平面图；图4为半导体器件沿图3的线A-A’剖开的剖面图；图5为半导体器件沿图3的线B-B’剖开的剖面图；图6为半导体器件沿图3的线D-D’剖开的剖面图；图7为通过切割图3中的多芯半导体器件所获得的单芯半导体器件的剖面图；图8为用于说明第一实施例中的图7所示的剖面图中的裂缝传播的示意图；图9A为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分I)；图9B为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分2)；图9C为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分3)；图9D为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分4)；图9E为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分5)；图9F为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分6)；图9G为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分7)；图9H为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分8)；图91为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分9)；图9J为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分10)；图9K为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分11);图9L为用于说明图3和图4中的半导体器件的制造步骤的剖面图(部分12)；图10为示出根据第一实施例的一个变型的半导体器件的配置的剖面图；图11为用于说明如何防止湿气进入图10中的半导体器件的剖面图；图12为示出根据第二实施例的半导体器件的配置的平面图；图13为半导体器件沿图12中的平面图的线D-D’的剖面图；图14为用于说明根据第三实施例的多芯半导体器件的测试方法的平面图；图15为具有在图14的平面图中示出的单芯的多个元件区之一的剖面图，其沿图16中的线E-E’被剖开；图16为与图15中的剖面图相应的平面图17为用于说明根据第四实施例的测试方法的平面图；图18为示出根据第五实施例的多芯半导体器件的平面图；图19为用于说明在根据第六实施例的多芯半导体器件的测试方法中使用的多个元件区之一的平面图；图20A为用于说明使用图19中的元件区的测试方法的示意
图20B为示出用于图20A中的测试方法的探测器的平面图；图21A为用于说明根据第七实施例的多芯半导体器件的测试方法的平面图；以及图21B为示出用于图21A中的测试方法的探测器的平面图。
具体实施例方式第一实施例在下文中，将参考附图描述本发明的实施例。图IA为示出根据第一实施例的半导体器件100的整体配置的平面图。参见图1A，半导体器件100形成多芯半导体器件，在该多芯半导体器件中多个元件区121 (每个元件区如图IB所示)被布置为彼此相邻。参见图1B，多个元件区121的每一个包括由外密封21Gi和位于外密封21Gi内侧的内密封21G2形成的双密封系统21G，以及通过周围环绕着双密封系统21G而形成在单个半导体芯片的硅衬底20上的内电路(芯)IC。内电路IC由虚线示出。在图IA示出的实例中，元件区121A至121D(每个元件区都相应于图IB中的元件区121)形成在半导体芯片的硅衬底20上。并且，在半导体器件100中，元件区121A至121D通过越过双密封系统21G在X方向上延伸的配线部21X和在Y方向上延伸的配线部2IY彼此电性连接。配线部2IX和2IY如图IB中的虚线所示。元件区121(包括元件区121A至121D)分别与由图2所示的半导体晶片10上的划线IOL和IOM所限定的芯片区10A、10B、...相应。因此，在图IA中的半导体器件100中，间隔区20L和20M形成在元件区121A到121D之间，相应于划线IOL和IOM0在第一实施例中，在图IB的元件区121中或在元件区121A到121D的每一个中的内电路IC被形成为使得彼此独立操作。因此，如图2所示，通过在间隔区20L和20M处切割图IA中的半导体器件100，能够形成具有双芯配置的半导体器件100B。通过沿间隔区20L切割图3中的半导体器件100B，能够形成图IB中的元件区121，其将成为具有独立操作的单芯配置的半导体器件100C。图4为半导体器件100B沿图3的线A_A’剖开的横截面图。参见图4，半导体器件100B形成在与半导体晶片10相应的硅衬底20上。在硅衬底20中，元件区121A形成在间隔区20L的左侧并且元件区121B形成在右侧，由短划线示出。元件区121A包括由虚线示出的内电路ICa。有源区通过元件分离区20IA被限定在内电路ICa中。晶体管TrA形成为包括源极区20a和漏极区20b，其中栅电极20GA形成在有源区中。此外，元件区121B包括由虚线示出的内电路ICB。有源区通过元件分离区20IB被限定在内电路ICb中。晶体管TrB形成为包括源极区20c和漏极区20d，在晶体管TrB中栅电极20GB (图9A)形成在有源区中。元件区121A和121B彼此共享形成在硅衬底20上的各种绝缘膜和一个由多个配线层的层叠所形成的多层互连结构。具体地，在硅衬底20上从元件区121A到元件区121B依次形成覆盖晶体管TrA和TrB的层间绝缘膜21。其它层间绝缘膜22、23、24以及25以相同方式依次形成在层间绝缘膜21上。在层间绝缘膜21中，形成通孔接触(via contact) 21A、21B、21C、21D、21E以及21F。通孔接触21A和21F包括通孔塞，其由钨(W)制成并分别接触晶体管TrA的漏极区20b和晶体管TrB的漏极区20d。在通孔接触21A到21F中，通孔接触21A和21F分别形成接触漏极区21b和21d的通孔塞。

通孔接触21C形成连续环绕元件区121A的壁，并形成元件区121A的密封21&的最底层。并且，通孔接触21B形成连续环绕元件区121A的另一壁，并形成元件区121A的密封21G2的最底层。以相同方式，通孔接触21D形成连续环绕元件区121B的壁，并形成元件区121B的密封21Gi的最底层。此外，通孔接触21E形成连续环绕元件区121B的另一壁，并形成元件区121B的密封21G2的最底层。在层间绝缘膜22中，接触通孔接触21A到21F的导电图案22A、22B、22C、22D、22E以及22F (可由铜或类似物制成并且可被视为铜图案)被形成为第一配线层。在导电图案22A到22F中，导电图案22A形成用于接触通孔接触21A的配线图案。并且，导电图案22F形成用于接触通孔接触21F的配线图案。反之，导电图案22C延伸为连续环绕元件区121A，并与形成该壁的通孔接触21C —起形成元件区121A的密封216的一些部分。并且，导电图案22B延伸为连续环绕元件区121A，并与形成该壁的通孔接触21B —起形成元件区121A的密封2IG2的一些部分。类似地，导电图案22D延伸为连续环绕元件区121B，并与形成该壁的通孔接触21D一起形成元件区121B的密封21Gi的一些部分。并且，导电图案22E延伸为连续环绕元件区121B，并与形成该壁的通孔接触21E —起形成元件区121B的密封21G2的一些部分。在层间绝缘膜23中，对于导电图案22A到22F分别形成导电图案23Aw到23Fw，其可由铜或类似物制成并且可被视为铜图案。通孔塞23Ap和23Fp从导电图案23Aw和23Fw向下延伸。铜通孔塞23Ap和23Fp分别接触导电图案22A和22F。导电图案23Aw和导电图案23Fw分别形成元件区121A和元件区121B中的多层互连的部分。另一方面，导电图案23Bw和23Cw作为铜图案延伸为连续环绕元件区12IA。铜通孔图案23Bp从导电图案23Bw向下延伸并形成环绕元件区121A的内侧的壁。导电图案23Bw和铜通孔图案23Bp与形成在下方的导电图案22B —起形成环绕元件区121A的内侧的密封2IG2的一些部分。铜通孔图案23Cp从导电图案23Cw向下延伸并形成环绕元件区121A的外侧的壁。导电图案23Cw和铜通孔图案23Cp与形成在下方的导电图案22C—起形成环绕元件区121A的外侧的密封21Gi的一些部分。导电图案23Dw和23Ew连续延伸以环绕元件区121B。铜通孔图案23Dp从导电图案23Dw向下延伸，并形成环绕元件区121B的外侧的壁。导电图案23Dw和铜通孔图案23Dp与形成在下方的导电图案22D —起形成环绕元件区121B的密封21Gi的一些部分。并且，铜通孔图案23Ep从导电图案23Ew向下延伸，并形成环绕元件区121B的内侧的壁。导电图案23Ew和铜通孔图案23Ep与形成在下方的导电图案22E —起形成环绕元件区121B的内侧的密封21G2的一些部分。在层间绝缘膜24中，对于导电图案23Aw、23Bw、23Cw、23Dw、23Ew以及23Fw分别形成导电图案24Aw、24Bw、24Cw、24Dw、24Ew以及24Fw，其可由铜或类似物制成并且可被视为铜图案。铜通孔塞23Ap和24Fp分别从铜图案24Aw和24Fw延伸，并形成壁。铜通孔塞24Ap和24Fp分别接触导电图案23Aw和23Fw。通过此配置，导电图案24Aw和24Fw分别形成元件区121A和元件区121B中的多层互连的部分。在这种情况下，在元件区121A中，可注意到，导电图案24Aw作为铜配线图案，从位于内侧的密封21G2的下部之上的内电路ICa向位于内侧的密封21G2和外侧的密封ZlG1之间的区域中的第一密封区21IA延伸。在元件区121A中，通过通孔接触21B、导电图案22B、 铜通孔图案23Bp以及导电图案23Bw形成内侧的密封2IG2的下部。类似地，在元件区121B中，导电图案24Fw作为铜配线图案从位于内侧的密封21G2的下部之上的内电路ICb向内侧的密封21G2和外侧的密封21Gi之间的区中的第二密封区21IB延伸。在元件区121B中，通过通孔接触21E、导电图案22E、铜通孔图案23Ep以及导电图案23Ew形成内侧的密封2IG2的下部。另一方面，铜通孔图案24Bp从导电图案24Bw向下延伸并形成环绕元件区121A的内侧的壁。由于导电图案24Bw超出了图4的视图范围，导电图案24Bw没有在图4的剖面图中示出。铜导电图案24Bw和铜通孔图案24Bp与下方的导电图案23Bw —起形成环绕元件区121A的内侧的密封21G2的一部分。可注意到导电图案24Aw作为铜配线图案形成在铜图案24Bw和铜通孔图案24Bp之间的中断(discontinuation)上。铜通孔图案24Cp从作为铜图案的导电图案24Cw向下延伸并形成环绕元件区12IA的外侧的壁。导电图案24Cw和铜通孔图案24Cp与导电图案23Cw—起形成外侧的密封2IG2的一些部分。类似地，铜通孔图案24Dp从作为铜图案的导电图案24Dw向下延伸并形成环绕元件区121B的外侧的壁。铜通孔图案24Dp与下方的导电图案23Dw—起形成环绕元件区121B的外侧的密封21Gi的一些部分。此外，铜通孔图案24Ep从作为铜图案的导电图案24Ew向下延伸并形成环绕元件区121B的内侧的壁。由于导电图案24Ew超出了图4的视图范围，因而导电图案24Ew没有在图4的剖面图中示出。并且，铜通孔图案24Ep也超出了图4的视图范围。铜图案24Ew和铜通孔图案24Ep与下方的导电图案23Ew—起形成环绕元件区121B的内侧的密封21G2的一些部分。可注意到，导电图案24Fw作为铜配线图案形成在铜图案24Ew和铜通孔图案24Ep之间的中断上。在层间绝缘膜25中，导电图案25Bw、25Cw、25Dw、25Ew以及25Fw可由铜或类似物制成，并且形成为与层间绝缘膜24中的导电图案24Bw、24Cw、24Dw、24Ew以及24Fw相应。此夕卜，铜图案25Gw形成在第一密封区21IA中并且铜图案25Hw形成在第二密封区21Ib中。通孔塞25Gp和25Hp从铜图案25Gw和25Hw向下延伸，并接触被视为铜配线图案的导电图案24Aw和24Fw。通过此配置，铜图案25Gw和25Hw分别形成元件区121A和121B中的多层配线的一些部分。另一方面，导电图案25Bw连续延伸以环绕元件区121A，并且铜接触25Bp从被视为铜图案的导电图案23Bw向下延伸，从而形成环绕元件区121A的内侧的壁。导电图案25Bw和铜接触25Bp与下方的导电图案24Bw —起形成环绕元件区121A的密封21G2的一些部分。并且，导电图案25Cw作为铜图案连续延伸以环绕元件区121A，并且铜通孔图案25Cp从导电图案25Cw向下延伸，从而形成环绕元件区121A的外侧的壁。导电图案25Cw和铜接触25Cp与下方的导电图案25Cw —起形成环绕元件区121A的外侧的密封21&的一些部分。可注意到，由于铜接触25Bp在形成导电图案24Aw的位置处断开，从而在图4的剖面图中没有示出铜接触图案25Bp。并且，类似地，铜接触25Dp从可被形成为铜图案的导电图案25Dw向下延伸，并形成环绕元件区121B的外侧的壁。导电图案25Dw和铜接触25Dp与下方的铜图案24Dw —起形成环绕元件12IB的密封2IG1的一些部分。

铜接触25Ep从导电图案25Ew向下延伸，并形成环绕元件区121B的内侧的壁。导电图案25Ew和铜接触25Ep与下方的铜图案24Ew —起形成环绕元件121B的密封21G2的部分。可注意到，由于铜接触25Ep在形成导电图案24Fw的位置处断开，从而在图4的剖面图中没有示出铜接触25Ep。在第一实施例中，在如上所述形成的层间绝缘膜25上，绝缘防潮膜26可被形成为具有5到20nm膜厚的Al2O3膜。通过溅射法或金属有机化学气相沉积(MOCVD)法，可容易地形成Al2O3膜。防潮膜不限于Al2O3膜，SiN膜可被用作防潮膜26。防潮膜26为防止液体(H2O)或氢(H2)(例如水)进行渗透的膜。层间绝缘膜27形成在防潮膜26上，并且Al (铝)图案27Bw被形成为相应于层间绝缘膜27中的导电图案25Bw。Al图案27Bw连续延伸以环绕元件区121A。Al接触27Bp从Al图案27Bw向下延伸，并且Al接触27Bp通过与Al图案27Bw相应而形成环绕元件区121a的内侧的壁。Al接触27Bp接触Al图案27Bw。通过此配置，Al图案27Bw和Al接触27Bp与作为铜图案的导电图案27Bw等结构一起形成内侧的密封21G2的一些部分。在层间绝缘膜27中，形成与导电图案25Cw相应的Al (铝)图案27Cw，并且除了图4中的剖面之外，Al图案27Cw还连续延伸以环绕元件区121A。因此，Al图案27Cw没有在图4中所示的剖面图中示出。Al接触27Cp从Al图案27Cw向下延伸，并通过与Al图案27Cw相应而形成环绕元件区121A的外侧的壁。Al接触27Cp没有在图4中示出，而是形成在图4示出的剖面图的外部。Al接触27Cp接触Al图案27Cw。Al图案27Cw和Al接触27Cp与下方的铜图案25Cw等结构一起形成密封2IG1的一些部分。并且，在层间绝缘膜27中，形成与导电图案25Dw相应的Al图案27Dw，并且除了图4中的剖面之外，Al图案27Dw还连续延伸以环绕元件区121B。因此，Al图案27Dw没有在图4中所示的剖面图中示出。Al接触27Dp从Al图案27Dw向下延伸，并与Al图案27Dw相应，从而形成环绕元件区121B的外侧的壁。Al接触27Dp也在图4的剖面中断开，而并没有在图4中示出。Al接触27Dp接触Al图案27Dw。Al图案27Dw和Al接触27Dp与下方的铜图案25Dw等结构一起形成密封2IG1的一些部分。在层间绝缘膜27中，还形成与铜图案25Ew相应的Al图案27Ew。Al图案27Ew连续延伸以环绕元件区121B。Al接触27Ep从Al图案27Ew向下延伸并形成环绕元件区121B的内侧的壁。Al接触27Ep接触铜图案27Ew。因而Al图案27Ew和Al接触27Ep与下方的铜图案25Ew等结构一起形成内侧的密封2IG2的一些部分。可注意到在层间绝缘膜27中，通过从第一密封区21IA延伸到第二密封区21IB，即从元件区121A延伸到元件区121B，形成Al配线图案27W。通过上下穿过防潮膜26的Al通孔塞27Gp，Al配线图案27W电性连接部分地形成元件区121A中的多层互连的Cu配线图案25Gw。并且，通过上下穿过防潮膜26的Al通孔塞27Hp，Al配线图案27W电性接触部分地形成元件区121B中的多层互连的Cu配线图案25Hw。在此形成过程中，在图4所示的剖面中，在Al图案27Cw和通孔接触27Cp之间形成中断。并且，在图4所示的剖面中，在Al图案27Dw和通孔接触27Dp之间形成中断。没有问题地，Al配线图案27W从元件区121A中的第一密封区21Ia经过第一密封21Gi，并通过进一步经过元件区121B中的第一密封21Gi而到达第二密封21Ib。通过如上文所述形成的Al配线图案27W，形成如图IB和图3所示的配线部21X和21Y。

在层间绝缘膜27中，形成与Al图案27Bw相应的Al图案28B，A1图案28B在元件区121A上的Al图案27Bw上连续延伸。因此，Al图案28C形成元件区121A中的内侧的密封21G2的一部分。并且，在层间绝缘膜28中，形成与Al图案27Cw相应的Al图案28C。除了图4中的剖面之外，Al图案28C在Al图案27C上连续延伸以环绕元件区121A。因此，Al图案28C连同Al图案27C没有在图4的剖面图中示出。结果是，Al图案28C形成元件区121A中的密封21Gi的一部分。并且，在层间绝缘膜28中，形成与Al图案27Dw相应的Al图案28D，并且除了图4中示出的剖面之外，Al图案28D在Al图案27Dw上连续延伸以环绕元件区121B。因而，Al图案28D连同Al图案27Dw没有在图4的剖面图中示出。结果是，Al图案28D形成元件区121B中的外侧的密封21Gi的一部分。此外，在层间绝缘膜28中形成与Al图案27Ew相应的Al图案28E，并且Al图案28E在Al图案27Ew上连续延伸以环绕元件区121B。Al图案28E形成元件区121B中的内侧的密封21G2的一部分。在层间绝缘膜28中，形成与Al图案28B相应的Al图案29B，并且Al图案29B在Al图案28B上连续延伸以环绕元件区121A。Al图案29B形成元件区121A中的内侧的密封2162的顶部。类似地，在层间绝缘膜29中形成与Al图案28C相应的Al图案29C，并且Al图案29C在Al图案28C上连续延伸以环绕元件区121A。Al图案29C形成元件区121A中的密封21Gi的顶部。并且，在层间绝缘膜29中，形成与Al图案28D相应的Al图案29D，并且Al图案29D在Al图案28D上连续延伸以环绕元件区121B。Al图案29D形成元件区121B中的密封21Gi的一部分。此外，在层间绝缘膜28中形成与Al图案28E相应的Al图案29E，并且Al图案29E在Al图案28E上连续延伸以环绕元件区121B。Al图案29E形成元件区121B中的内侧的密封21G2的一部分。此外，在层间绝缘膜29上，形成可由聚酰亚胺制成的保护膜30，以覆盖Al图案29B 到 29E。图5为图3中的半导体器件100B沿线A_A’剖开的元件区121A的剖面图。参见图5，该剖视图示出对于内电路ICa的内侧的密封21G2的正视图。通过通孔接触21B、导电图案22B、Cu通孔图案23Bp、导电图案23Bw、铜通孔图案24Bp、导电图案24Bw、Cu接触25Bp、导电图案25Bw、Al图案27Βρ、Α1图案27Bw、Al图案28B以及Al图案29B的层堆叠，形成外侧的密封21G2。此外，在Cu通孔图案24Bp、导电图案24Bw以及Cu接触25Bp上形成中断，以使作为配线图案的导电图案24Aw通过。此中断填充有层间绝缘膜24和25。
此外，在图5中示出的剖面图上，在内侧的密封21G2的两侧看到外侧的密封ZlG1的一部分。图6为示出图3中的半导体器件100B沿线C_C’剖开的元件区121的剖面的剖面图。参见图6，该剖视图示出对于内电路ICa的外侧的密封2%的正视图。通过通孔接触21C、铜图案22C、作为铜图案的导电图案23Cp、作为铜图案的导电图案23Cw、铜通孔图案24Cp、铜图案24Cw、Cu接触25Cp、铜图案25Cw、Al图案27Cp、Al图案27Cw、Al图案28C以及Al图案29C的层堆叠，形成外侧的密封2IGp此外，在Al图案27Cp、27Cw以及28C上形成中断，以使Al配线图案27w通过。此中断填充有层间绝缘膜27和28。Al配线图案27w 形成配线部21X和21Y。图7为之前在图4中示出的剖面的一部分的剖面图，该剖面图与具有如图IB所示的单芯配置的半导体器件IOOC有关，其通过沿与图2中的划线IOL相应的图IA中的间隔区20L切割图3中的双芯配置的半导体器件IOOB所获得。参见图7，在第一实施例中，作为切割硅衬底20和在硅衬底20上形成的层间绝缘膜和配线层的层堆叠配置的结果，各自的间隔区20L的侧壁表面20S被形成为切割表面，侧壁表面20S划分半导体器件100C。并且，Al配线图案27W被暴露在侧壁表面上。在Al配线图案27W被暴露在侧壁表面上的这种配置中，可预测湿气H2O沿例如形成Al配线图案27W的Al金属与层间绝缘膜28或27之间的界面进入半导体100C。然而，如图7的路径(I)所示，沿Al图案27W与层间绝缘膜28之间的界面或沿层间绝缘膜28和29进入的湿气被防潮膜26和密封21G2所阻挡。因而，能够防止路径(I)的湿气H2O进入内电路ICB。此外，如图7的路径(2)所示，沿Al配线图案27W和层间绝缘膜27之间的界面进入的湿气H2O被防潮膜26和密封21G2所阻挡。因而，能够防止路径(2)的湿气H2O到达内电路ICB。此外，如图7的路径(3)所示，沿层间绝缘膜22到25中的任一个进入的湿气H2O在外侧的密封21h处被阻挡。因而，能够防止湿气H2O进入内电路ICB。如上文所述，在图3中示出的多芯配置的半导体器件100B中，即使在应用包括图4中示出的防潮膜26的剖面配置并通过沿与划线IOL或IOM相应的间隔区20L或20M切割半导体器件100B来形成如图IB所示的单芯配置的半导体器件100C的情况下，由于密封2%、密封21G2以及防潮膜26的作用能够防止湿气H2O进入内电路ICb，其中密封2%和密封2IG2形成双密封。在通过切割图IA中的多芯配置的半导体器件100A等来形成如图3所示的双芯配置的半导体器件100B等情况下，也可获得类似效果。可注意到，图7中示出的剖面也形成在形成了配线部21Y的部分处。即，图7中的剖面不限于单芯配置的半导体，而是可形成在多芯配置的半导体器件中。图8为简要示出了一个方案的剖面图，在该方案中，在沿间隔区20L或20M切割的情况下，裂缝在图7的相同剖面处进入半导体器件100C。参见图8，可认为通过粗线示出的裂缝100X容易沿由金属制成的Al配线图案27W和绝缘膜28或27之间的界面传播。然而，Al配线图案27W没有连续延伸到内电路ICb为止，而在外侧的密封ZlG1与内侧的密封21G2之间的密封区断开。因此，能够防止裂缝100X传播到内电路ICb。如上文所述，在图3中示出的双芯配置的半导体器件100B中，在应用包括图4中示出的防潮膜26的剖面配置并通过沿与划线IOL或IOM相应的间隔区20L或20M切割半导体器件100B来形成如图IB所示的单芯配置的半导体器件100C的情况下，由于密封21Gp密封21G2以及防潮膜26的作用能够防止裂缝进入内电路ICb，其中密封21Gi和密封21G2形成双密封。在通过切 割图IA中的多芯配置的半导体器件100A来形成如图3所示的双芯配置的半导体器件100C等情况下，也可获得类似效果。接着，将参见图9A到9L中示出的剖面图描述具有图4示出的剖面的图3中的双芯配置的半导体器件100B的制造步骤。类似的制造步骤可应用于图IA中示出的多芯配置的半导体器件100A和图IB中示出的单芯配置的半导体器件100C。在如下描述的图9A到9L中，仅描述图4示出的剖面配置中形成了元件区121B的右侧。左侧与如图4所示的相同，因此将省略其说明。参见图9A，具有栅电极20GB的晶体管TrB形成在硅衬底20上的元件分离区20IB上，层间绝缘膜21到25依次形成为具有各Cu图案和Cu接触。作为层间绝缘膜21到25，可使用二氧化硅膜，使用原硅酸四乙酯(TEOS)作为原材料通过等离子体化学气相沉积(CVD)法形成该二氧化硅膜。可替代地，可使用其它的所谓“低介电常数膜”的膜。接着，在图9B的步骤中，由Al2O3制成的绝缘防潮膜26可形成为具有如图9A所示的5nm到20nm的膜厚。此外，作为在图9C中的步骤中在绝缘防潮膜26上接着形成的层间绝缘膜27a，二氧化硅膜可使用TEOS作为原材料通过CVD法被形成为具有150nm的膜厚。与图4的配置相比较，层间绝缘膜27a形成层间绝缘膜27的底部。接着，在图9D的步骤中，在层间绝缘膜27a上形成抗蚀剂膜R1，并且通过图案化抗蚀剂膜Rl形成暴露了 Cu图案25Hw和导电图案25Ew的开口部RA和RB。在层间绝缘膜27a中，为外侧的密封2IG1的Al接触27Dp形成开口部分。在图9E中的剖面图中没有示出该开口。接着，在图9E的步骤中，通过使用抗蚀剂膜Rl作为掩模，图案化层间绝缘膜27a和层间绝缘膜27a下方的氢阻挡膜26，在层间绝缘膜27中形成暴露Cu图案25Hw和导电图案25Ew的导通孔27A和27B。在形成导通孔27A和27B的同时，在层间绝缘膜27a中为外侧的密封21Gi的Al图案27Dp形成导通孔，该导通孔在图9E中的剖面图中没有被示出。此外，在图9F中的步骤中去除抗蚀剂膜R2之后，在图9G的步骤中，Al膜25_2沉积在图9F中的配置上，并且导通孔27A和27B被填充。此外，在图9H的步骤中，通过化学机械研磨将层间绝缘膜25-2 (为多余的Al膜)从层间绝缘膜27a的表面上去除，并且Al通孔塞27Hp和Al接触27Ep分别形成在导通孔27A和27B中。同时，在图9F的步骤中，Al接触27Cp (为密封21h的一部分)填充各自的导通孔且被形成。在图9F中没有示出Al接触27Cp。接着，在图91的步骤中，在层间绝缘膜27a上形成层间绝缘膜27的顶部27b。接着，在图9J的步骤中，在层间绝缘膜27b中，形成与Al配线图案27W相应的配线凹槽27t，并且形成与Al图案27Ew相应的凹槽27g。此外，形成与Al图案27Dw相应的另一凹槽(在图9J的剖面图中没有示出)。在图9K的步骤中，填充配线凹槽27t和27g以及另一凹槽(在图9K中没有示出)，并且层叠Al层27Α1。此外，在图9L的步骤中，在Al层27Α1中，去除比层间绝缘膜27b的顶表面更高部分的多余区域。接着，通过填充配线凹槽27t来形成Al配线图案27w。并且，通过填充凹槽27g和另一凹槽(在图9L中没有示出)，形成Al图案27Ew和Al图案27Dw。如之前所述，在图9J中的剖视图中没有示出Al图案27Dw连续执行类似步骤，从而获得图4中的剖面配置的半导体器件100B。

如上文所述，根据第一实施例，在内电路ICa和ICb通过配线部2IX和2IY彼此电连接的状态下，在同一半导体衬底上，能够在元件区121A和121B中分别形成内电路ICa和ICB。内电路ICa和ICb的每一个被双密封所环绕并独立操作。在具有此配置的半导体器件中，通过进一步对半导体衬底切块并划分成每个元件区，能够形成如图3和图IB所示的根据需要被集成并具有较少量芯片区的半导体器件100B、100C等。图10示出一种根据图4中的半导体器件100B的变型的半导体器件100D。在图10中，以相同的附图标记表示与之前描述的那些元件相同的元件，并将省略其说明。参见图10，在这种变型中，代替图4中的Al配线图案27W，通过在层间绝缘膜24中形成的Cu配线图案24W来实现第一元件区121A与第二元件区121B之间的连接。Al配线图案27W从元件区121A的第一密封区21Ia延伸到元件区121B的第二密封区21IB。因此，在第一实施例中，作为连接到层间绝缘膜24中的Cu通孔塞24Ap的Cu配线图案，代替在图4的情况下作为Cu配线图案的导电图案24Aw，形成受限在内电路ICa中的Cu配线图案24AwM。Cu配线图案25Aw还被形成为在Cu配线图案25中与Cu配线图案24AwM相应。Cu配线图案25Aw通过通孔塞25Ap电连接到Cu配线图案24AwM。此外，Al配线图案27Aw被形成为使得从内电路ICa延伸到第一密封区21Ia。Al配线图案27Aw的一个边缘通过穿防潮膜26的通孔塞27Ap电性接触到Cu配线图案25Aw。Al配线图案27Aw的另一个边缘通过穿过防潮膜26的通孔塞27Aq电性接触到Cu配线图案25Gw。另一方面，Cu配线图案25Gw通过通孔塞25Gp电性接触到Cu配线图案24W的一个边缘。此外，在第一实施例的该变型中，不需要在低于防潮膜26的下部处的内侧的密封2IG2中形成中断。Cu通孔图案24Bp、导电图案24Bw以及Cu接触25Bp连续环绕半导体芯片区IOA而没有中断，并且在图10中的剖面图中示出。另一方面，在第一实施例的该变型中，对Al通孔图案27Bp、Al图案27Bw以及Al图案28B形成与图10中示出的剖面相应的中断，以使Al配线图案27Aw通过。因而，在图10中的剖面中，没有示出在元件区121A中形成密封2162的八1通孔图案27Βρ、Α1图案27Bw以及Al图案28B。并且，在第一实施例的变型中，可不对防潮膜26上方的环绕元件区121A的密封21Gi形成中断。在图10的剖面图中，示出了图4中没有示出的Al接触27Cp(作为Al通孔图案)和Al图案27Cw和28C。可看到Al接触27Cp穿过防潮膜26并接触Cu图案25Cw。因此，在第一实施例的变型中，作为在层间绝缘膜24中连接到Cu通孔塞24Fp的Cu配线图案，代替在图4的情况下作为Cu配线图案的导电图案24Fw，形成受限在内电路ICb中的Cu配线图案24FwM。作为Cu配线图案的导电图案25Fw被形成为在Cu配线图案25中相应于Cu配线图案24FwM。导电图案25Fw通过通孔塞25Fp电性连接到Cu配线图案24FwM。此外，Al配线图案27Fw被形成为使得在层间绝缘膜27中从内电路ICb延伸到第二密封区21Ib。Al配线图案27Fw的一个边缘通过穿过防潮膜26的通孔塞27Fp电性接触到导电图案25Fw。并且，Al配线图案27Fw的另一个边缘通过穿过防潮膜26的通孔塞27Fq电性接触到Cu图案25Hw。另一方面，Cu图案25Hw通过通孔塞25Hp电性接触到Cu配线图案24W的另一个边缘。此外，在第一实施例的变型中，可不在低于防潮膜26的部分处的内侧的密封21G2中形成中断。因而，在图 4的剖面图中没有示出的Cu通孔图案24Ep、Cu图案24Ew以及Cu接触25Ep连续环绕半导体芯片区20B而没有中断，并且在图10中的剖面图中示出。另一方面，在第一实施例的变型中，对Al接触27Ερ、Α1图案27Ew以及Al图案28E形成与图10中示出的剖面相应的中断，以使Al配线图案27Fw通过。因而，在图10中的剖面中，没有示出在元件区121B中形成密封21G2的Al通孔图案27Ερ、Α1图案27Ew以及Al图案28E。并且，在第一实施例的变型中，可不对在防潮膜26上方环绕元件区121B的密封21Gi形成中断。因而，在图10的剖面图中，示出了在图4的剖面图中没有示出的Al接触27Dp、Al图案27Dw以及Al图案28D。可看到Al接触27Dp穿过防潮膜26并接触Cu图案2 w0在第一实施例的变型中，不限于在图4中示出的Al配线图案27W形成在连接元件区121A和元件区121B的防潮膜26上方的配置。如图10所示，元件区121A和121B可通过形成在防潮膜26下方的Cu配线图案24W被电性连接。图11为在图10中的配置中，沿与图3中示出的划线IOL相应的间隔区20L切割成元件区121A和121B的情况下，支撑(support)元件区121B的半导体器件100E的剖面图。图11中的剖面图与图7中的剖面图相应。在图11中，由相同的附图标记表示与之前描述的那些元件相同的元件，并将省略其说明。 参见图11，在半导体器件100E中，侧壁表面20S被暴露在外，并且Cu配线图案24W被暴露在侧壁表面20S上。在图11中的配置中，湿气H2O按照路径(Ie)在防潮膜26的底侧沿Cu配线图案24W和位于Cu配线图案24W下方的层间绝缘膜24之间的界面进入半导体100E。然而，沿路径(Ie)的湿气H2O被内侧的防潮膜26和密封21G2所阻挡。因而，能够防止湿气H2O进入内电路ICB。此外，类似地，能够防止湿气&0按照路径(2e)在防潮膜26的下侧沿Cu配线图案24W和位于Cu配线图案24W上方的层间绝缘膜25之间的界面进入。此外，能够通过外侧的密封21Gi防止湿气H2O在防潮膜26上方进入。如上文所述，在第一实施例的变型中，通过应用包括图10或图11中示出的防潮膜26的剖面配置，即使在通过沿间隔区20L或20M切割来形成具有较少量芯片区的半导体器件100E的情况下，由于形成双密封的密封21Gi和密封21G2以及防潮膜26的作用能够防止湿气H2O进入内电路ICb。在通过分离图10中的多芯配置的半导体器件100A来形成具有包括单芯区的配置的半导体器件的情况下，也可获得类似效果。第二实施例图12为简要示出根据第二实施例的半导体器件100F的配置的平面图。图13为半导体器件100F沿图12中的平面图的线D-D’的剖面图。在图12和图13中，由相同附图标记表示与之前描述的那些元件相同的元件，并将省略其说明。
参见图12和图13，在第二实施例中，以位于从元件区121A中的Al通孔塞27Gp延伸到元件区121B中的通孔塞27Hp的各自的Al配线图案27W上的焊盘电极的形状，形成用于测试内电路ICa和ICb的多个端子100T的每个端子。在第二实施例中，在划线21L上形成用于测试的端子100T。在层间绝缘膜28中，多个端子100T的每个端子包括形成为接触Al配线图案27W的Al通孔塞28T、形成在Al通孔塞28T上的电极焊盘29T、形成在电极焊盘29T上的电极焊盘30T。电极焊盘30T电性接触电极焊盘30T下方的多个通孔塞30P。多个通孔塞30P操作为机械支撑电极焊盘29T中的电极焊盘30T。并且，在第二实施例中，保护膜30保护电极焊盘30T的侧壁表面。在第二实施例中，测试设备的探测器接触到多个端子100T中的每个端子。因 而，能够仅通过一个接触有效地测试元件区121A中的内电路ICa和元件区121B中的ICB。根据第二实施例，测试设备的探测器接触到端子100T。即使在元件区121A和元件区121B通过沿划线21L切割被分离成独立半导体芯片的情况下，也能够通过将测试设备的探测器接触端子100T —次，有效地测试元件区121A中的内电路ICa和元件区121B中的ICB。根据第二实施例，元件区121A和元件区121B通过沿划线21L切割被分离。即使在被分成独立半导体芯片的情况下，也能够通过端子100T有效地将预定数据写入元件区121A中的内电路ICa中和元件区121B中的内电路ICb中。在第二实施例中，用于写入数据的端子100T在之后的划线步骤中被去除。因而，变得使第三者难以读出在内电路1(；和内电路ICb中写入的数据。在第二实施例中，如前所述，在当元件区121A和元件区121B沿划线21L切割被分成独立半导体芯片的情况下，能够防止湿气从切割表面进入内电路ICa和ICB。第三实施例图14为根据第三实施例的用于说明多芯半导体器件100G的测试方法的平面图。在图14中，由相同附图标记表示与之前描述的那些元件相同的元件，并将省略其说明。参见图14，在第三实施例中，元件区121A、121B、121C、. . .、121N的每一个可包括外侧的密封ZlG1和内侧的密封21G2，并包括如图IB所示的单芯1C。代替图IA中的两行两列的配置，元件区121A、121B、121C、. . .、121N可在单硅衬底20上被布置为的M-行N-列的配置。在位于I到M行的每行中左侧的元件区121A中，形成与电极焊盘100T类似的用于测试的电极焊盘lOOu。并且，在位于I到M行的每行中右侧的元件区121N中，与电极焊盘IOOu相应地与电极焊盘100T类似的用于测试的电极焊盘ΙΟΟν。多个电极焊盘IOOu和IOOv通过与多个导电图案24Fw和多个导电图案25Fw相应而形成测试端子组100U和测试端子组100V。在第三实施例中，在I到M行的每行中，第一探测器14-1与形成测试端子组100U的多个电极焊盘IOOu接触，并且第二探测器14-2与形成测试端子组100V的多个电极焊盘IOOv接触。从测试端子组100U供应测试信号和区选择信号以及电源电压、时钟信号等，并且通过测试端子组100V检测测试信号。在此情况下，通过区选择信号，如图14中的箭头所示从左到右连续扫描并选择元件区121A、121B、121C、. . .、121N。因此，能够在I到M行的每行中从左到右连续地测试元件区121A到121N。图15为在图14的平面图中示出的具有单芯的多个元件区之一沿图16中的线E-E’被剖开的剖面图。参见图15，在第三实施例中，Al电极焊盘29F和29G形成在位于电极焊盘IOOu或IOOv正下方的层间绝缘膜28上。通过多个通孔塞30p，电极焊盘29F经由形成在层间绝缘膜28中的Al通孔塞28F电性连接到形成在层间绝缘膜27中的Al配线图案27Fw，与图13中的配置类似。另一方面，Al配线图案27Fw经由穿过防潮膜26的通孔塞27Fp电性连接到作为Cu配线图案形成在层间绝缘膜25中的导电图案25Fw。导电图案25Fw经由形成在层间绝缘膜25中的通孔塞25Fp电性连接到导电图案24Fw。
显而易见地，元件区121A到121N的扫描可在图14中的布置中从右侧到左侧进行。在第三实施例的配置中，能够通过测试端子组100U或100V访问(access)形成内电路ICb的一部分的晶体管TrB。第四实施例在上文所述的图14的平面图中示出的半导体器件100G与在下文中将要描述的图10中的平面图中示出的半导体晶片10中的十字线区IORet (图17)相应。十字线区IORet
被看作由一个十字线暴露的范围。因此，通过如图17中的箭头所示对整个半导体晶片10执行参考图14所描述的扫描，能够在切割之前的阶段有效地测试多芯配置或单芯配置的多个半导体器件中的每一个。在此测试中，在图17中，如图14和图15所示的测试端子组100U形成在十字线区IORet的元件区的左侧，以成为在每行最左侧扫描的起始点。并且，如图14和图15所示的测试端子组100V形成在十字线区IORet的元件区的右侧，以成为在每行最右侧扫描的终点。测试信号和选择信号从第一探测器14-1与电源电压、时钟信号等一起被供应到测试端子组100U。在测试端子组100V处通过使用第二探测器14-2检测测试信号。显而易见地，可在图17中的布置中从右侧到左侧进行元件区的扫描。在图17中的测试方法中，可不总是对每行执行扫描。通过对每行形成第一探测器14-1和第二探测器14-2，能够同时对所有行执行扫描。第五实施例图18为示出根据第五实施例的半导体器件100H的配置的平面图。参图18，在第五实施例中，元件区121A、121B、121C以及121D可在单个硅衬底20上布置为两行四列的配置。元件区121A、121B、...的每一个可包括如图IB所示的外侧的密封21Gi和内侧的密封21G2。在元件区121A、121B、121C以及121D的每一个中，在左侧形成与电极焊盘100T类似的测试端子组100U，在右侧形成与电极焊盘100T类似的测试端子组 100V。通过此配置，在通过依次在行方向进行选择来测试如图14或图17所示以矩阵布置的元件区121A、121B、121C以及121D的情况下，即使在矩阵中存在有缺陷的元件区，也能够通过将第一探测器14-1接触到每行左边缘的元件区121A的测试端子组100U、并通过将第二探测器14-2接触到缺陷元件区之前的元件区的测试端子组100V，从缺陷元件区之前的元件区121A执行期望测试。并且，通过将第一探测器14-1接触到缺陷元件区的下一元件区的测试端子组100U、并通过将第二探测器14-2接触到下一元件区右边缘的元件区的测试端子组100V，能够依次执行期望测试。第六实施例图19为示出在第六实施例的半导体器件1001中多个元件区之一(可为如图18所示的布置的左边缘处的元件区121D)的平面图。参见图19，在第六实施例中，测试端子组100U形成在元件区121D的左边缘处，并且测试端子组100V形成在元件区121D的右边缘处。测试端子组100U包括供应有选择信号SEL的电极焊盘lOOua，并且测试端子组100V包括输出选择信号SEL的电极焊盘lOOva。此外，测试端子组100V包括供应有选择信号的电极焊盘lOOvb，并且测试端子组100U包括 输出选择信号SEL的电极焊盘100ub。此外，在图19中的元件区121D中，开关20SW形成为将被供应到电极焊盘IOOua的选择信号供应到电极焊盘IOOva或100ub。当开关20SW处于第一状态时，被供应到电极焊盘IOOua的选择信号SEL被直接传输到电极焊盘lOOva。然而，当开关20SW处于第二状态时，被供应到电极焊盘IOOua的选择信号SEL被传输到电极焊盘100ub。上述开关20SW形成在图18中布置的左边缘处的元件区121D上，并且开关20SW的状态被设定为第二状态。通过此状态设定，如图20A所示，在测试元件区的情况下，在从右到左的布置的右边缘处能够将扫描方向从左翻转到右。在此情况下，如图20B所示，第一探测器14-1和第二探测器14-2可在每行十字线区IORet的布置的右边缘处被固定在基座4上。具有此配置的探测器设备3被接触到。因此，能够执行期望测试，而不用接触该布置的右侧和左侧处的探测器。在如图2或图20A所示的晶片10上元件区的配置中的列数，即第一探测器14-1和第二探测器14-2之间的距离，根据元件区的布置中的行而改变的情况下，上述配置也是有用的。第七实施例图21A为用于说明第七实施例中的多芯半导体器件100J的测试方法的图示。在图21A中，由相同附图标记表示与之前描述的那些元件相同的元件，并将省略其说明。参见图21A，在第七实施例的多芯半导体器件100J中，在单硅衬底20上，元件区121A、121B、121C以及121D可被布置为四行两列的配置。元件区121A、121B、121C以及121D中的每一个包括具有如图IB所示的外侧的密封ZlG1和内侧的密封21G2的单芯1C。元件区121A与元件区121B和121D相邻。元件区121A、121B以及121C通过形成之前在图4等中描述的配线图案的配线部21X、21Y等彼此连接。并且，元件区121C与元件区121Β和121D相邻，并通过配线部21Χ、21Υ等彼此连接。元件区121Α与元件区121C具有对角关系。元件区121Α和121C没有通过配线部21Χ、21Υ等互相连接。并且，元件区121Β与元件区121D具有对角关系。元件区121Β和121D没有通过配线部21Χ、21Υ等互相连接。在第七实施例中，测试端子组100U形成在图21Α中元件区121Α中的左侧处。另一方面，测试端子组100V形成在图21Α中元件区121D中的右侧处。即，在硅衬底20上，测试端子组100U和测试端子组100V彼此面对并且夹有形成在它们之间的间隔区20L。在具有上述配置的多芯半导体器件100J中，测试通过使用测试端子组100U而开始，然后依次选择并测试元件区121A、121B、121C以及121D。并且，在第七实施例中，通过形成在元件区121D上的测试端子组100V检测表示测试结果的测试信号。
在第七实施例中的多芯半导体器件100J中，测试端子组100U与测试端子组100V之间的位置关系没有改变。据此，在第七实施例中，如图21B所示，通过使用探测器设备5，能够简单地进行参见图21A所述的测试，其中该探测器设备5将相应于测试端子组100U的探测器电极21-1并将相应于测试端子组100V的探测器电极21-2形成在基座4上。探测器电极21-1和探测器电极 21-2 用于 VDD、VSS、SI、SO、ΕΝ、CLK 等。如上文所述，层间 绝缘膜21-29由二氧化硅膜(其中TEOS被用作材料)制成。然而，在第一到第七实施例的每一个中，材料不限于此特定材料，而是可使用其它绝缘膜，例如低_k材料等。此外，如上文所述，将被形成在层间绝缘膜21到25中的配线层由Cu制成，并且将被形成在层间绝缘膜27到29中的配线层由Al制成。在第一到第七实施例的每一个中，对于层间绝缘膜21到25材料不限于Cu。可替代地，所有配线层可由Cu形成或所有配线层可由Al形成。并且，也可使用例如钨(W)的其它配线材料。根据第一到第七实施例的每一个的一个方案，对于具有各单元或芯片操作为独立半导体器件的这样一种配置的多芯半导体器件，即使在被分为更小单元或芯片的情况下，也能够有效地阻止湿气进入各单元或芯片。
权利要求
1.一种半导体器件，包括 半导体衬底，包括元件区； 内密封，形成在所述元件区上，并包括第一开口部； 外密封，形成在所述元件区上，并包括第二开口部； 多层互连结构，形成在所述半导体衬底上，并堆叠多层层间绝缘膜，每个层间绝缘膜包括配线层； 防潮膜，形成在第一绝缘膜和在所述第一绝缘膜上方形成的第二绝缘膜之间，其中所述第一绝缘膜和所述第二绝缘膜被包含在所述多层互连结构中；以及配线图案，包括第一部、第二部以及通孔塞， 其中所述第一部在与所述防潮膜的下侧和上侧中的任一侧相应的第一侧延伸，并经过所述第一开口部； 所述第二部在与所述防潮膜的下侧和上侧中的另一侧相应的第二侧延伸，并经过所述第二开口部；以及 所述通孔塞穿过所述防潮膜并连接所述第一部和所述第二部。
2.根据权利要求1所述的半导体器件，其中所述第一开口部形成在上面形成有所述配线图案的所述第一部的第一配线层上、在位于所述第一配线层上方和下方的配线层上、在形成所述内密封的第一多配线层中；以及 所述第二开口部形成在上面形成有所述配线图案的所述第二部的第二配线层上、在位于所述第二配线层上方和下方的配线层上、在形成所述外密封的第二多配线层中。
3.根据权利要求1或2所述的半导体器件，其中所述外密封延伸为在所述防潮膜的所述第一侧连续地环绕所述内密封，并且所述内密封连续地延伸为环绕一内电路。
4.一种半导体器件，包括 半导体衬底，其上至少形成有第一元件区和第二元件区； 第一外密封和第一内密封，形成在所述第一元件区上； 第二外密封和第二内密封，形成在所述第二元件区上； 第一核心区，被所述第一元件区中的所述第一内密封所环绕； 第二核心区，被所述第二元件区中的所述第二内密封所环绕；以及多层互连结构，被形成为在所述半导体衬底上堆叠从所述第一元件区延伸到所述第二元件区的多层层间绝缘膜的叠层，所述多层层间绝缘膜中的每一层包括配线层； 其中所述多层互连结构包括所述第一元件区上的第一多层互连结构部和所述第二元件区上的第二多层互连结构部； 所述第一多层互连结构部包括形成在所述第一核心区外侧的所述第一外密封和所述第一内密封； 所述第二多层互连结构部包括形成在所述第二核心区外侧的所述第二外密封和所述第二内密封； 所述配线层在所述第一多层互连结构部中形成所述第一外密封和所述第一内密封； 所述配线层在所述第二多层互连结构部中形成所述第二外密封和所述第二内密封； 所述多层互连结构包括从所述第一元件区延伸到所述第二元件区的防潮膜；以及 互接配线图案，通过从所述第一核心区依次穿过所述第一内密封、所述第一外密封、所述第二外密封以及所述第二内密封而进行延伸， 其中所述互接配线图案包括 第一部，在该第一部中，所述防潮膜的下侧和上侧中的任一侧从所述第一核心区延伸到所述第一内密封与所述第一外密封之间的第一密封区； 第二部，在该第二部中，所述防潮膜的下侧和上侧中的任一侧从所述第一密封区延伸到所述第二外密封与所述第二内密封之间的第二密封区；以及 第三部，在该第三部中，所述防潮膜的第一侧从所述第二密封区延伸到所述第二核心区， 其中所述互接配线图案的所述第一部和所述第二部通过穿过所述第一密封区中的所述防潮膜的第一通孔塞进行连接；以及 所述互接配线图案的所述第二部和所述第三部通过穿过所述第二密封区中的所述防潮膜的第二通孔塞进行连接。
5.根据权利要求4所述的半导体器件，其中 所述互接配线图案的所述第一部经过所述第一内密封的中断处，并从所述第一核心区延伸到所述第一密封区； 所述互接配线图案的所述第二部从所述第一密封区到所述第二密封区，经过所述第一外密封的中断处和所述第二外密封的中断处；以及 所述互接配线图案的所述第三部经过所述第二内密封区的中断处，并从所述第二外密封区延伸到在所述第二元件区中的第二内电路。
6.根据权利要求4或5所述的半导体器件，其中所述第一外密封连续地延伸为在所述防潮膜的所述第一侧环绕所述第一内密封，在所述防潮膜的所述第二侧所述第一内密封在所述第一外密封的内侧连续地延伸，所述第二外密封连续地延伸为在所述防潮膜的所述第一侧环绕所述第二内密封，以及在所述防潮膜的所述第二侧所述第二内密封在所述第二外密封的内侧连续地延伸。
7.根据权利要求I或4所述的半导体器件，其中所述防潮膜选自包括氧化铝膜和氮化硅膜的群组。
8.根据权利要求4或5所述的半导体器件，其中所述第一元件区和所述第二元件区经由划线彼此相邻。
9.根据权利要求4或5所述的半导体器件，其中所述第一外密封和所述第二外密封被中间区分开且彼此相对，其中电极测试焊盘被形成为在所述中间区中电性接触至所述互接配线图案。
10.根据权利要求4或5所述的半导体器件，其中在所述第一元件区中的所述第一密封区中，电极测试焊盘被形成为电性接触到所述互接配线图案。
11.一种用于测试半导体器件的测试方法，该半导体器件包括 半导体衬底，其上至少形成有用于形成第一内电路的第一元件区和用于形成第二内电路的第二元件区； 第一外密封和第一内密封，形成在所述第一元件区上； 第二外密封和第二内密封，形成在所述第二元件区上； 第一核心区，被所述第一元件区中的所述第一内密封所环绕；第二核心区，被所述第二元件区中的所述第二内密封所环绕；以及多层互连结构，被形成为在所述半导体衬底上堆叠从所述第一元件区延伸到所述第二元件区的多层层间绝缘膜的叠层，所述多层层间绝缘膜中的每一层包括配线层； 其中所述多层互连结构包括所述第一元件区上的第一多层互连结构部和所述第二元件区上的第二多层互连结构部； 所述第一多层互连结构部包括形成在所述第一核心区外侧的所述第一外密封和所述第一内密封； 所述第二多层互连结构部包括形成在所述第二核心区外侧的所述第二外密封和所述第二内密封；所述配线层在所述第一多层互连结构部中形成所述第一外密封和所述第一内密封；所述配线层在所述第二多层互连结构部中形成所述第二外密封和所述第二内密封；所述多层互连结构包括从所述第一元件区延伸到所述第二元件区的防潮膜；以及互接配线图案，通过从所述第一核心区依次穿过所述第一内密封、所述第一外密封、所述第二外密封以及所述第二内密封而进行延伸， 其中所述互接配线图案包括 第一部，在该第一部中，所述防潮膜的下侧和上侧中的任一侧从所述第一核心区延伸到所述第一内密封与所述第一外密封之间的第一密封区； 第二部，在该第二部中，所述防潮膜的下侧和上侧中的任一侧从所述第一密封区延伸到所述第二外密封与所述第二内密封之间的第二密封区；以及 第三部，在该第三部中，所述防潮膜的第一侧从所述第二密封区延伸到所述第二核心区， 其中所述互接配线图案的所述第一部和所述第二部通过穿过所述第一密封区中的所述防潮膜的第一通孔塞进行连接；以及 所述互接配线图案的所述第二部和所述第三部通过穿过所述第二密封区中的所述防潮膜的第二通孔塞进行连接， 其中在所述第一内电路和所述第二内电路形成在所述半导体衬底上的情况下测试至少所述第一内电路和所述第二内电路的状态下，通过将探测器接触到所述测试焊盘来执行所述测试方法。
12.根据权利要求11所述的测试方法，其中当将所述探测器接触到所述电极测试焊盘时，依次测试所述第一内电路和所述第二内电路。
13.根据权利要求11或12所述的测试方法，其中在所述第一内电路和所述第二内电路被测试之后，所述半导体衬底被切割以分离作为第一半导体芯片的所述第一元件区和作为第二半导体芯片的所述第二元件区。
全文摘要
本发明涉及一种半导体器件及测试方法，该半导体器件包括半导体衬底，包括元件区；内密封和外密封，形成在元件区上并分别具有第一开口部和第二开口部；多层互连结构，形成在衬底上并堆叠每层都包括配线层的多层层间绝缘膜；防潮膜，形成在被包含在多层互连结构中的第一层间绝缘膜和第二绝缘膜之间；第一部，从所述防潮膜的第一侧延伸并经过所述第一开口部；第二部，从所述防潮膜的第二侧延伸并经过所述第二开口部；以及配线图案，包括穿过所述防潮膜并连接所述第一部和所述第二部的通孔塞。
文档编号G01R31/28GK102881660SQ20121017760
公开日2013年1月16日 申请日期2012年5月31日 优先权日2011年7月11日
发明者奥津明彦, 斋藤仁, 冈野义明 申请人:富士通半导体股份有限公司