时钟脉冲边沿侦测装置与方法
【专利摘要】本发明公开了一种时钟脉冲边沿侦测装置，能够侦测一待测时钟脉冲的正沿与负沿，包含：一延迟电路，包含多个串联的延迟单元，用来接收该待测时钟脉冲并加以传输；一暂存器电路，包含多个暂存器，耦接该延迟电路，用来依据一工作时钟脉冲记录并输出该待测时钟脉冲的多个准位，其中每该暂存器包含一数据输入端、一数据输出端以及一工作时钟脉冲接收端，该工作时钟脉冲接收端用来接收该工作时钟脉冲，该数据输入端耦接于二相邻延迟单元之间；一正沿侦测电路，包含多个正沿侦测单元，耦接该暂存器电路的该些数据输出端，用来侦测该待测时钟脉冲的正沿；以及一负沿侦测电路，包含多个负沿侦测单元，耦接该些数据输出端，用来侦测该待测时钟脉冲的负沿。
【专利说明】时钟脉冲边沿侦测装置与方法
【技术领域】
[0001]本发明是关于准位侦测装置与方法，尤其是关于时钟脉冲边沿侦测装置与方法。
【背景技术】
[0002]一般电子电路需要依据一参考时钟脉冲以让个别组件进行运作或让不同组件同步运作。该参考时钟脉冲通常由一频率合成器依据一来源时钟脉冲而产生。为了确保该参考时钟脉冲具有均等的高准位维持时间与低准位维持时间以避免误运作(malfunct1n),该频率合成器理想上应产生工作周期为50%的参考时钟脉冲。然而，由于制程飘移(process variat1n)的关系,该频率合成器所产生的参考时钟脉冲的工作周期可能迥异于50%，且由于设计资源上的限制，该频率合成器可能不具备足够的预置校正功能来更正该工作周期的偏差。因此，为了兼顾制程飘移的因素以及设计资源的有效利用，本【技术领域】需要一种能够侦测参考时钟脉冲的工作周期的技术，藉此了解制程飘移的影响并提供相关参数以供校正或供日后设计利用。
[0003]更多关于本领域的先前技术可参考下列文献:专利号6671652的美国专利；专利号7400555的美国专利；以及专利号7403055的美国专利。
【发明内容】
[0004]鉴于上述，本发明的一目的在于提供一种时钟脉冲边沿侦测装置与一种时钟脉冲边沿侦测方法，藉此侦测一待测时钟脉冲的正沿与负沿，并产生一侦测结果以供后续利用。
[0005]本发明的另一目的在于提供一种时钟脉冲边沿侦测装置与一种时钟脉冲边沿侦测方法，藉此计算一待测时钟脉冲的工作周期以供校正或设计参考。
[0006]本发明公开了一种时钟脉冲边沿侦测装置，能够侦测一待测时钟脉冲的正沿与负沿。依据本发明的一实施例，该时钟脉冲边沿侦测装置包含:一延迟电路，包含多个串联的延迟单元，用来接收该待测时钟脉冲并加以传输；一暂存器电路，包含多个暂存器，耦接该延迟电路，用来依据一工作时钟脉冲记录并输出该待测时钟脉冲的多个准位，其中每该暂存器包含一数据输入端、一数据输出端以及一工作时钟脉冲接收端，该工作时钟脉冲接收端用来接收该工作时钟脉冲，该数据输入端耦接于二该相邻延迟单元之间；一正沿侦测电路，包含多个正沿侦测单元，耦接该暂存器电路的该些数据输出端，用来侦测该待测时钟脉冲的正沿，其中每该正沿侦测单元包含一正沿侦测逻辑单元，耦接二该相邻暂存器的该数据输出端，用来依据该二相邻暂存器所分别记录的该待测时钟脉冲的准位产生一正沿侦测值；以及一负沿侦测电路，包含多个负沿侦测单元，耦接该暂存器电路的该些数据输出端，用来侦测该待测时钟脉冲的负沿，其中每该负沿侦测单元包含一负沿侦测逻辑单元，耦接二该相邻暂存器的该数据输出端，用来依据该二相邻暂存器所分别记录的该待测时钟脉冲的准位产生一负沿侦测值。
[0007]上述实施例中，该时钟脉冲边沿侦测装置可进一步包含:一计算电路，耦接该正沿侦测电路与该负沿侦测电路，用来依据该些正沿侦测值与该些负沿侦测值计算该待测时钟脉冲的工作周期。
[0008]本发明亦公开了一种时钟脉冲边沿侦测方法，能够侦测一待测时钟脉冲的正沿与负沿，系由本发明的时钟脉冲边沿侦测装置或其等效装置来执行。依据本发明的一实施例，该时钟脉冲边沿侦测方法包含下列步骤:接收该待测时钟脉冲并依据一预先安排的传输过程来传输该待测时钟脉冲；依据一工作时钟脉冲记录该待测时钟脉冲的多个准位值；依据该多个准位值进行一正沿侦测逻辑运算，以侦测该待测时钟脉冲的正沿，并产生多个正沿侦测值；储存该多个正沿侦测值；依据该多个准位值进行一负沿侦测逻辑运算，以侦测该待测时钟脉冲的负沿，并产生多个负沿侦测值；以及储存该多个负沿侦测值，其中该正沿侦测逻辑运算相异于该负沿侦测逻辑运算。
[0009]上述实施例中，该时钟脉冲边沿侦测方法可进一步包含下列步骤:依据该些正沿侦测值与该些负沿侦测值计算该待测时钟脉冲的工作周期。
[0010]有关本发明的特征、实作与功效，兹配合图式作较佳实施例详细说明如下。
【专利附图】
【附图说明】
[0011]图1为本发明的时钟脉冲边沿侦测装置的一实施例的示意图；
[0012]图2a为图1的正沿侦测电路的一实施例的示意图；
[0013]图2b为图1的正沿侦测电路的另一实施例的示意图；
[0014]图3a为图1的负沿侦测电路的一实施例的示意图；
[0015]图3b为图1的负沿侦测电路的另一实施例的示意图；
[0016]图4为本发明的时钟脉冲边沿侦测装置的另一实施例的示意图；
[0017]图5为本发明的时钟脉冲边沿侦测装置的又一实施例的示意图；
[0018]图6为本发明的时钟脉冲边沿侦测方法的一实施例的流程图；
[0019]图7为本发明的时钟脉冲边沿侦测方法的另一实施例的流程图；
[0020]图8为本发明的时钟脉冲边沿侦测方法的又一实施例的流程图。
[0021]其中，附图标记说明如下:
[0022]100时钟脉冲边沿侦测装置
[0023]110延迟电路
[0024]112延迟单元
[0025]120暂存电路
[0026]122暂存单元
[0027]130正沿侦测电路
[0028]132正沿侦测单元
[0029]1322正沿侦测逻辑单元
[0030]1324储存单元
[0031]140负沿侦测电路
[0032]142负沿侦测单元
[0033]1422负沿侦测逻辑单元
[0034]1424储存单元
[0035]150计算电路
[0036]160控制电路
[0037]400时钟脉冲边沿侦测装置
[0038]500时钟脉冲边沿侦测装置
[0039]S610接收一待测时钟脉冲并依据一预先安排的传输过程来传输该待测时钟脉冲
[0040]S620依据一工作时钟脉冲记录该待测时钟脉冲的多个准位值
[0041]S630依据该多个准位值进行一正沿侦测逻辑运算，以侦测该待测时钟脉冲的正沿，并产生多个正沿侦测值
[0042]S640储存该多个正沿侦测值
[0043]S650依据该多个准位值进行一负沿侦测逻辑运算，以侦测该待测时钟脉冲的负沿，并产生多个负沿侦测值
[0044]S660储存该多个负沿侦测值
[0045]S670依据该些正沿侦测值与该些负沿侦测值计算该待测时钟脉冲的工作周期
[0046]S680依据该待测时钟脉冲的工作周期调整一时钟脉冲的工作周期
【具体实施方式】
[0047]以下说明内容的技术用语系参照本【技术领域】的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释系以本说明书的说明或定义为准。
[0048]本发明的公开内容包含时钟脉冲边沿侦测装置与方法，用来侦测一待测时钟脉冲的正沿与负沿，藉此产生一侦测结果以供后续利用。该装置及方法可应用于一集成电路或一系统装置，在实施为可能的前提下，本【技术领域】具有通常知识者能够依本说明书的公开内容来选择等效的组件或步骤来实现本发明，亦即本发明的实施并不限于后叙的实施例。由于本发明的时钟脉冲边沿侦测装置所包含的部分组件单独而言可能为已知组件，因此在不影响该装置发明的充分公开及可实施性的前提下，以下说明对于已知组件的细节将予以节略。此外，本发明的时钟脉冲边沿侦测方法可藉由本发明的时钟脉冲边沿侦测装置或其等效装置来实现，在不影响该方法发明的充分公开及可实施性的前提下，以下方法发明的说明将着重于步骤内容而非硬件。
[0049]请参阅图1，其系本发明的时钟脉冲边沿侦测装置的一实施例的示意图，该实施例可侦测一待测时钟脉冲的正沿与负沿，并产生多个正沿侦测值与负沿侦测值以供利用，该待测时钟脉冲可取自于一集成电路中容易发生时钟脉冲飘移的部分，或该集成电路中容易受时钟脉冲飘移所影响的部分。如图1所示，本实施例的时钟脉冲边沿侦测装置100包含:一延迟电路110，包含多个串联的延迟单元112 (例如反相器、缓冲器或反相器与缓冲器的组合)，用来接收该待测时钟脉冲并加以传输；一暂存器电路120，包含多个暂存器122 (例如正反器)，耦接该延迟电路110，用来依据一工作时钟脉冲记录并输出该待测时钟脉冲的多个准位，其中每个该暂存器112包含一数据输入端、一数据输出端以及一工作时钟脉冲接收端，该工作时钟脉冲接收端用来接收该工作时钟脉冲，该数据输入端耦接于二相邻延迟单元112之间；一正沿侦测电路130，包含多个正沿侦测单元132，耦接该暂存器电路120的该些数据输出端，用来侦测该待测时钟脉冲的正沿，其中每个该正沿侦测单元132包含一正沿侦测逻辑单元1322 (例如逻辑闸或逻辑闸与反相器的组合)，耦接二相邻暂存器122的数据输出端，用来依据该二相邻暂存器122所分别记录的该待测时钟脉冲的准位产生一正沿侦测值；以及一负沿侦测电路140，包含多个负沿侦测单元142 (例如逻辑闸或逻辑闸与反相器的组合)，耦接该暂存器电路120的该些数据输出端，用来侦测该待测时钟脉冲的负沿，其中每个该负沿侦测单元142包含一负沿侦测逻辑单元1422，耦接二相邻暂存器122的数据输出端，用来依据该二相邻暂存器122所分别记录的该待测时钟脉冲的准位产生一负沿侦测值。上述正沿侦测值与负沿侦测值可用来定义该待测时钟脉冲的工作周期，此部分容后说明。
[0050]请继续参阅图1，延迟电路110可由一或多个反相器及/或一或多个缓冲器所组成，而依据该待测时钟脉冲所经过的反相器的数目，每该正沿侦测单元132与每该负沿侦测单元142会分别对所接收的待测时钟脉冲施以不同处理，藉此进行正沿及负沿侦测。举例来说，若一正沿侦测单元132由二暂存单元122的数据输出端所接收的二待测时钟脉冲均经过奇数个或偶数个(包含零个)反相器，该正沿侦测单元132会将该二待测时钟脉冲的传输顺序较晚者施以一反相处理，然后再执行一逻辑与(Logic AND)处理(如图2b所不)；若一正沿侦测单元132所接收的二待测时钟脉冲分别经过奇数个及偶数个反相器，该正沿侦测单元132属于一正沿侦测单元连接顺序的奇数者会将该二待测时钟脉冲均施以该反相处理以及该逻辑与处理，而该正沿侦测单元132属于该正沿侦测单元连接顺序的偶数者会对该二待测时钟脉冲施以该逻辑与处理(如图2a所示);另一方面，若一负沿侦测单元142由二暂存单元122的数据输出端所接收的二待测时钟脉冲均经过奇数个或偶数个的反相器，该负沿侦测单元142会将该二待测时钟脉冲的传输顺序较早者施以该反相处理，接着再执行该逻辑与处理(如图3b所示);而若一负沿侦测单元142所接收的二待测时钟脉冲分别经过奇数个及偶数个的反相器，该负沿侦测单元142属于一负沿侦测单元连接顺序的奇数者会对该二待测时钟脉冲施以该逻辑与处理，而该负沿侦测单元142属于该负沿侦测单元连接顺序的偶数者则会对该二待测时钟脉冲均施以该反相处理以及该逻辑与处理(如图3a所示)。
[0051]请参阅图2a，其系图1的正沿侦测电路130的一实施例的示意图，如图所示，于该时钟脉冲边沿侦测装置100中，该多个延迟单元112均为反相器，此时任二个相邻的正沿侦测单元132的其中之一会利用其正沿侦测逻辑单元1322对该待测时钟脉冲作一反相处理以及一逻辑与处理，另一个正沿侦测单元132则会利用其正沿侦测逻辑单元1322对该待测时钟脉冲作该逻辑与处理，藉此产生该些正沿侦测值。另请参阅图2b，其系图1的正沿侦测电路130的另一实施例的示意图，如图所示，于该时钟脉冲边沿侦测装置100中，该多个延迟单元112均为缓冲器，此时该些正沿侦测单元132会对所接收的待测时钟脉冲执行相同或等效处理，以产生该些正沿侦测值，更精确地说，每该正沿侦测单元132会利用其正沿侦测逻辑单元1322对所接收的二待测时钟脉冲的传输顺序较早者施以一逻辑与处理，而对该二待测时钟脉冲的传输顺序较晚者施以一反相处理与该逻辑与处理。
[0052]请继续参阅图2a与图2b，于此二实施例中，每该正沿侦测单元132另包含一正沿侦测值储存单元1324 (例如一正反器)，其耦接该正沿侦测逻辑单元1322，用来依据该工作时钟脉冲记录该正沿侦测值。然而于本发明的另一实施例中，该些正沿侦测单元132耦接至一储存电路(未图标)，并将该些正沿侦测值储存于该储存电路中，其中该储存电路可透过已知的技术来实现。
[0053]另一方面，请参阅图3a，其系图1的负沿侦测电路140的一实施例的示意图，如图所示，于该时钟脉冲边沿侦测装置100中，该多个延迟单元112均为反相器，此时任二个相邻的负沿侦测单元142的其中之一会对该待测时钟脉冲施以一逻辑与处理，另一个负沿侦测单元142则会对该待测时钟脉冲施以一反相处理以及该逻辑与处理，藉此产生该些负沿侦测值。另请参阅图3b，其系图1的负沿侦测电路140的另一实施例的示意图，如图所示，于该时钟脉冲边沿侦测装置100中，该多个延迟单元112均为缓冲器，此时该些负沿侦测单元142会对该待测时钟脉冲执行相同或等效处理，以产生该些负沿侦测值，更精确地说，每该负沿侦测单元142会利用其负沿侦测逻辑单元1422对所接收的二待测时钟脉冲的传输顺序较早者施以一反相处理与一逻辑与处理，而对该二待测时钟脉冲的传输顺序较晚者施以该逻辑与处理。
[0054]请继续参阅图3a与图3b，于此二实施例中，每该负沿侦测单元142另包含一负沿侦测值储存单元1424 (例如一正反器)，其耦接该负沿侦测逻辑单元1422，用来依据该工作时钟脉冲记录该负沿侦测值。然而于本发明的另一实施例中，该些负沿侦测单元142耦接至一储存电路(未图标)，并将该些负沿侦测值储存于该储存电路中，其中该储存电路可透过已知的技术来实现。请注意，前述多个正沿侦测值需记录至少二正沿且多个负沿侦测值需记录至少一负沿，或该些负沿侦测值需记录至少二负沿且该些正沿侦测值需记录至少一正沿，藉此保存足够的时钟脉冲边沿信息以供利用，换句话说，延迟单元112的数目、暂存单元122的数目、正沿侦测单元132的数目以及负沿侦测单元142的数目须足以记录最低限度的时钟脉冲边沿信息以供利用。
[0055]请参阅图4，其系本发明的时钟脉冲边沿侦测装置的另一实施例的示意图。图4与图1的差别在于图4的时钟脉冲边沿侦测装置400进一步包含:一计算电路150，耦接该正沿侦测电路130与该负沿侦测电路140，用来依据该些正沿侦测值与该些负沿侦测值计算该待测时钟脉冲的工作周期。更精确地说，该计算电路150依据该些正沿侦测值所记录的一正沿与该些负沿侦测值所记录的一负沿的间隔来决定该待测时钟脉冲的工作周期的分子，并依据该些正沿侦测值所记录的二正沿的间隔或该些负沿侦测值所记录的二负沿的间隔来决定该待测时钟脉冲的工作周期的分母，进而依据该分子与该分母计算出该待测时钟脉冲的工作周期。举例而言，假定该些正沿侦测值为0001000000000100000000，该些负沿侦测值为0000000001000000000100，此时该计算电路150可将该些正沿侦测值的第一个正沿与该些负沿侦测值的第一个负沿的间隔6作为该待测时钟脉冲的工作周期的分子，并将二相邻正沿或二相邻负沿的间隔10作为该待测时钟脉冲的工作周期的分母，藉此将该分子除以该分母以得到该工作周期为6/10，亦即为60%。本实施例中，该计算电路150另包含一储存单元(未图标)，用来储存该工作周期以供存取。
[0056]请参阅图5，其系本发明的时钟脉冲边沿侦测装置的又一实施例的示意图。图5与图4的差别在于图5的时钟脉冲边沿侦测装置500进一步包含:一控制电路160，耦接该计算电路150，用来依据该待测时钟脉冲的工作周期调整一时钟脉冲的工作周期，其中该时钟脉冲可以是该待测时钟脉冲或其来源时钟脉冲。上述控制电路160可透过已知的脉冲宽度调整(pulse width modulat1n)技术来实现,或经由其它已知的工作周期调整技术来实现，由于本领域技术人员能够依需求或设计规范来采用已知的工作周期调整技术以实现该控制电路，在不影响本发明的充分公开及可实施性的前提下，不必要的说明在此予以省略。
[0057]请参阅图6，除前述的时钟脉冲边沿侦测装置外，本发明亦提供一种时钟脉冲边沿侦测方法，能够侦测一待测时钟脉冲的正沿与负沿，该方法可由本发明的时钟脉冲边沿侦测装置或其等效装置来执行，并包含下列步骤:
[0058]步骤S610:接收一待测时钟脉冲并依据一预先安排的传输过程来传输该待测时钟脉冲。本步骤可藉由图1的延迟电路110或其等效电路来执行；
[0059]步骤S620:依据一工作时钟脉冲记录该待测时钟脉冲的多个准位值。本步骤可藉由图1的暂存电路120或其等效电路来执行；
[0060]步骤S630:依据该多个准位值进行一正沿侦测逻辑运算，以侦测该待测时钟脉冲的正沿，并产生多个正沿侦测值。本步骤可藉由图1的正沿侦测电路130或其等效电路来执行；
[0061]步骤S640:储存该多个正沿侦测值。本步骤可藉由图2a与图2b的储存单元1324来执行；
[0062]步骤S650:依据该多个准位值进行一负沿侦测逻辑运算，以侦测该待测时钟脉冲的负沿，并产生多个负沿侦测值，其中该负沿侦测逻辑运算相异于前述正沿侦测逻辑运算。本步骤可藉由图1的负沿侦测电路140或其等效电路来执行；以及
[0063]步骤S660:储存该多个负沿侦测值，其中该些负沿侦测值记录至少二负沿且该些正沿侦测值记录至少一正沿，或者该些正沿侦测值记录至少二正沿且该些负沿侦测值记录至少一负沿。本步骤可藉由图3a与图3b的储存单元1424来执行。
[0064]承上所述，当该预先安排的传输过程系利用多个反相器来执行时(例如图2a与图3a所示)，该正沿侦测逻辑运算系对三个连续的准位值的前二者施以一第一处理，而对该三个连续的准位值的后二者施以一第二处理，该负沿侦测逻辑运算则对三个连续的准位值的前二者施以该第二处理，而对该三个连续的准位值的后二者施以该第一处理，本实施例中，该第一处理系一反相处理与一逻辑与处理，该第二处理系该逻辑与处理。另外，当该预先安排的传输过程系利用多个缓冲器来执行时(例如图2b与图3b所示)，该正沿侦测逻辑运算系对任二个连续的准位值施以一第三处理，该负沿侦测逻辑运算系对任二个连续的准位值施以一第四处理，本实施例中，该第三处理系对二连续的准位值的前者施以一逻辑与处理，并对后者施以一反相处理与该逻辑与处理，该第四处理系对二连续的准位值的前者施以该反相处理与该逻辑与处理，并对后者施以该逻辑与处理。
[0065]请参阅图7，其系本发明的时钟脉冲边沿侦测方法的另一实施例的示意图，本实施例与图6的差异在于本实施例进一步包含下列步骤:
[0066]步骤S670:依据该些正沿侦测值与该些负沿侦测值计算该待测时钟脉冲的工作周期。举例来说，本步骤可先依据该些正沿侦测值所记录的一正沿与该些负沿侦测值所记录的一负沿的间隔来决定该待测时钟脉冲的工作周期的分子，再依据该些正沿侦测值所记录的二正沿的间隔或该些负沿侦测值所记录的二负沿的间隔来决定该待测时钟脉冲的工作周期的分母，接着依据该分子与该分母计算出该待测时钟脉冲的工作周期。上述步骤S670可藉由图4的计算电路150来执行。
[0067]请参阅图8，其系本发明的时钟脉冲边沿侦测方法的又一实施例的示意图，本实施例与图7的差异在于本实施例进一步包含下列步骤:
[0068]步骤S680:依据该待测时钟脉冲的工作周期调整一时钟脉冲的工作周期，其中该时钟脉冲可以是该待测时钟脉冲或其来源时钟脉冲。本步骤可藉由图5的控制电路160来执行。
[0069]由于本【技术领域】具有通常知识者可藉由图1至图5的装置发明的公开内容来了解图6至图8的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的公开要求及可实施性的前提下，重复及冗余的说明将予以节略。请注意，前揭图标中，组件的形状、尺寸、比例以及步骤的顺序等仅为示意，系供本【技术领域】具有通常知识者了解本发明之用，非用以限制本发明。另外，本【技术领域】人士可依本发明的公开内容及自身的需求选择性地实施任一实施例的部分或全部技术特征，或者选择性地实施多个实施例的部分或全部技术特征的组合，藉此增加本发明实施时的弹性。
[0070]综上所述，本发明所公开的时钟脉冲边沿侦测装置与方法能够侦测一待测时钟脉冲的正沿与负沿，藉此判断制程飘移或工作条件(例如工作电压)等因素是否对该待测时钟脉冲的工作周期造成影响，并可依据侦测结果进行时序校正或将该侦测结果作为后续设计的参考。
[0071]虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本说明书的权利要求所界定者为准。
【权利要求】
1.一种时钟脉冲边沿侦测装置，能够侦测一待测时钟脉冲的正沿与负沿，包含: 一延迟电路，包含多个串联的延迟单元，用来接收所述待测时钟脉冲并加以传输； 一暂存器电路，包含多个暂存器，耦接所述延迟电路，用来依据一工作时钟脉冲记录并输出所述待测时钟脉冲的多个准位，其中每个所述暂存器包含一数据输入端、一数据输出端以及一工作时钟脉冲接收端，所述工作时钟脉冲接收端用来接收所述工作时钟脉冲，所述数据输入端耦接于两个所述相邻延迟单元之间； 一正沿侦测电路，包含多个正沿侦测单元，耦接所述暂存器电路的所述数据输出端，用来侦测所述待测时钟脉冲的正沿，其中每个所述正沿侦测单元包含: 一正沿侦测逻辑单元，耦接两个所述相邻暂存器的所述数据输出端，用来依据所述两个相邻暂存器所分别记录的所述待测时钟脉冲的准位产生一正沿侦测值；以及 一负沿侦测电路，包含多个负沿侦测单元，耦接所述暂存器电路的所述数据输出端，用来侦测所述待测时钟脉冲的负沿，其中每个所述负沿侦测单元包含: 一负沿侦测逻辑单元，耦接两个所述相邻暂存器的所述数据输出端，用来依据所述两个相邻暂存器所分别记录的所述待测时钟脉冲的准位产生一负沿侦测值。
2.根据权利要求1所述的时钟脉冲边沿侦测装置，其中，所述多个延迟单元为反相器，此时任意两个相邻的所述正沿侦测单元的其中之一对所述待测时钟脉冲作一反相处理以及一逻辑与(Logic AND)处理；所述两个相邻正沿侦测单元的其中另一个对所述待测时钟脉冲作所述逻辑与处理；任意两个相邻的所述负沿侦测单元的其中之一对所述待测时钟脉冲作所述逻辑与处理；以及所述两个相邻负沿侦测单元的其中另一个对所述待测时钟脉冲作所述反相处理以及所述逻辑与处理，藉此产生所述正沿侦测值与所述负沿侦测值。
3.根据权利要求1所述的时钟脉冲边沿侦测装置，其中所，述多个延迟单元为缓冲器，此时所述正沿侦测单元执行相同或等效处理，且所述负沿侦测单元执行相同或等效处理。
4.根据权利要求1所述的时钟脉冲边沿侦测装置，其中， 每个所述正沿侦测单元所接收的两个所述待测时钟脉冲若均经过奇数个或偶数个反相器，所述正沿侦测单元将所述两个待测时钟脉冲的传输顺序较晚者施以一反相处理，然后执行一逻辑与处理； 每个所述正沿侦测单元所接收的两个所述待测时钟脉冲若分别经过奇数个及偶数个反相器，所述正沿侦测单元属于一正沿侦测单元连接顺序的奇数者将所述两个待测时钟脉冲均施以所述反相处理与所述逻辑与处理，而所述正沿侦测单元属于所述正沿侦测单元连接顺序的偶数者将所述两个待测时钟脉冲施以所述逻辑与处理； 每个所述负沿侦测单元所接收的两个所述待测时钟脉冲若均经过奇数个或偶数个的反相器，所述负沿侦测单元将所述两个待测时钟脉冲的传输顺序较早者施以所述反相处理，接着执行所述逻辑与处理；以及， 每个所述负沿侦测单元所接收的两个所述待测时钟脉冲若分别经过奇数个及偶数个的反相器，所述负沿侦测单元属于一负沿侦测单元连接顺序的奇数者对所述两个待测时钟脉冲施以所述逻辑与处理，而所述负沿侦测单元属于所述负沿侦测单元连接顺序的偶数者将所述两个待测时钟脉冲均施以所述反相处理以及所述逻辑与处理。
5.根据权利要求1所述的时钟脉冲边沿侦测装置，其中，所述暂存器为正反器。
6.根据权利要求1所述的时钟脉冲边沿侦测装置，其中， 每个所述正沿侦测单元进一步包含: 一正沿侦测值储存单元，耦接所述正沿侦测逻辑单元，用来依据所述工作时钟脉冲记录所述正沿侦测值；以及 每个所述负沿侦测单元进一步包含: 一负沿侦测值储存单元，耦接所述负沿侦测逻辑单元，用来依据所述工作时钟脉冲记录所述负沿侦测值。
7.根据权利要求1所述的时钟脉冲边沿侦测装置，其中，进一步包含: 一计算电路，耦接所述正沿侦测电路与所述负沿侦测电路，用来依据所述正沿侦测值与所述负沿侦测值计算所述待测时钟脉冲的工作周期。
8.根据权利要求7所述的时钟脉冲边沿侦测装置，其中所述计算电路依据所述些正沿侦测值所记录的一正沿与所述些负沿侦测值所记录的一负沿的间隔来决定所述待测时钟脉冲的工作周期的分子，并依据所述正沿侦测值所记录的两个正沿的间隔或所述负沿侦测值所记录的两个负沿的间隔来决定所述待测时钟脉冲的工作周期的分母，再进而依据所述分子与分母计算所述待测时钟脉冲的工作周期。
9.根据权利要求7所述的时钟脉冲边沿侦测装置，其中，进一步包含: 一控制电路，耦接所述计算电路，用来依据所述待测时钟脉冲的工作周期调整一时钟脉冲的工作周期。
10.根据权利要求1所述的时钟脉冲边沿侦测装置，其中所述正沿侦测值记录至少两个正沿且所述负沿侦测值记录至少一个负沿，或所述负沿侦测值记录至少两个负沿且所述正沿侦测值记录至少一个正沿。
11.一种时钟脉冲边沿侦测方法，能够侦测一待测时钟脉冲的正沿与负沿，由一时钟脉冲边沿侦测装置来执行，包含下列步骤: 接收所述待测时钟脉冲并依据一预先安排的传输过程来传输所述待测时钟脉冲； 依据一工作时钟脉冲记录所述待测时钟脉冲的多个准位值； 依据所述多个准位值进行一正沿侦测逻辑运算，以侦测所述待测时钟脉冲的正沿，并产生多个正沿侦测值； 储存所述多个正沿侦测值； 依据所述多个准位值进行一负沿侦测逻辑运算，以侦测所述待测时钟脉冲的负沿，并产生多个负沿侦测值；以及 储存所述多个负沿侦测值， 其中所述正沿侦测逻辑运算相异于所述负沿侦测逻辑运算。
12.根据权利要求11所述的时钟脉冲边沿侦测方法，其中，所述预先安排的传输过程是利用多个反相器来实现，此时所述正沿侦测逻辑运算是对三个连续的所述准位值的前二者施以一第一处理，而对所述三个连续的所述准位值的后二者施以一第二处理，所述负沿侦测逻辑运算则对三个连续的所述准位值的前二者施以所述第二处理，而对所述三个连续的所述准位值的后二者施以所述第一处理。
13.根据权利要求12所述的时钟脉冲边沿侦测方法，其中，所述第一处理为一反相处理与一逻辑与处理，所述第二处理为所述逻辑与处理。
14.根据权利要求11所述的时钟脉冲边沿侦测方法，其中所述预先安排的传输过程是利用多个缓冲器来实现，此时所述正沿侦测逻辑运算是对任意两个连续的所述准位值施以一第三处理，所述负沿侦测逻辑运算是对任意两个连续的所述准位值施以一第四处理。
15.根据权利要求14所述的时钟脉冲边沿侦测方法，其中，所述第三处理是对两个连续的所述准位值的前者施以一逻辑与处理，并对后者施以一反相处理与所述逻辑与处理；所述第四处理是对两个连续的所述准位值的前者施以所述反相处理与所述逻辑与处理，并对后者施以所述逻辑与处理。
16.根据权利要求11所述的时钟脉冲边沿侦测方法，其中，储存所述正沿侦测值的步骤以及储存所述负沿侦测值的步骤是依据所述工作时钟脉冲来执行。
17.根据权利要求11所述的时钟脉冲边沿侦测方法，其中，进一步包含下列步骤: 依据所述正沿侦测值与所述负沿侦测值计算所述待测时钟脉冲的工作周期。
18.根据权利要求11所述的时钟脉冲边沿侦测方法，其中，计算所述待测时钟脉冲的工作周期的步骤包含: 依据所述正沿侦测值所记录的一正沿与所述负沿侦测值所记录的一负沿的间隔来决定所述待测时钟脉冲的工作周期的分子； 依据所述正沿侦测值所记录的两个正沿的间隔或所述负沿侦测值所记录的两个负沿的间隔来决定所述待测时钟脉冲的工作周期的分母；以及， 依据所述分子与所述分母计算出所述待测时钟脉冲的工作周期。
19.根据权利要求17所述的时钟脉冲边沿侦测方法，其中，进一步包含下列步骤: 依据所述待测时钟脉冲的工作周期调整一时钟脉冲的工作周期。
20.根据权利要求11所述的时钟脉冲边沿侦测方法，其中所述正沿侦测值记录至少两个正沿且所述负沿侦测值记录至少一个负沿，或所述负沿侦测值记录至少两个负沿且所述正沿侦测值记录至少一个正沿。
【文档编号】G01R31/317GK104345264SQ201310323106
【公开日】2015年2月11日 申请日期:2013年7月29日 优先权日:2013年7月29日
【发明者】罗宇诚, 陈莹晏, 曾昭文, 李日农 申请人:瑞昱半导体股份有限公司