半导体器件和半导体器件的操作方法

半导体器件和半导体器件的操作方法
【专利摘要】一种半导体器件包括：多个层叠的芯片；参考穿硅通孔TSV组，穿通多个层叠的芯片；多个穿硅通孔，穿通多个层叠的芯片；参考延迟信息发生单元，适用于产生表示参考TSV组的延迟量的参考延迟信息；以及判定单元，适用于通过比较第一测试信号与多个第二测试信号中的每个来判定多个TSV的异常，其中，第一测试信号是被延迟与参考延迟信息相对应的延迟量的初始测试信号，以及其中，多个第二测试信号中的每个是被多个TSV中相对应的TSV延迟的初始测试信号。
【专利说明】半导体器件和半导体器件的操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2013年8月30日提交的申请号为10-2013-0103965的韩国专利申请的优先权，其全部内容通过引用合并于此。

【技术领域】
[0003]本发明的示例性实施例涉及一种经由AC信号传输特性来判定穿硅通孔(TSV)的异常的半导体器件、和半导体器件的操作方法。

【背景技术】
[0004]近来，对高速、高密度以及低功耗的半导体存储器不断有需求。为了满足这个需求，需要在有限的封装空间内实现速度提高、密度增大以及功耗降低。本着这个需求，已经经由等比缩小以减小半导体存储器的临界尺寸来改善半导体存储器的集成度。然而，近来，等比缩小已经达到减小临界尺寸的极限。作为针对该极限的一种解决方案，积极地研究了层叠封装技术。这种3维封装层叠技术可以改善有限空间内的集成度，因为两个或多个芯片或裸片被垂直地层叠在小的面积中。
[0005]图1是说明根据现有技术的TSV的示意性截面图。
[0006]图1 (A)示出半导体芯片的正常形成的TSV。参见图1 (A)，穿通晶片层的路径形成，并且由金属性材料组成的金属层形成在路径中。由例如氧化物组成的绝缘层形成在TSV上，以将金属层和晶片层彼此绝缘。
[0007]图1 (B)和图1 (C)示出异常形成的TSV。金属层非正常地形成在由绝缘层包围的路径中。根据用于产生TSV的工艺条件的意外变化，在形成金属层的工艺中金属层可能不完全地形成。即，如图1(B)中所示，开放型间隙形成在金属层与金属电极耦接的界面处。在图1 (B)的这种情况下，TSV不能传送信号，因为电极之间未形成电流路径。如图1 (C)中所示，空穴型间隙形成在金属层中。在图1 (C)的这种情况下，可以在电极之间形成电流路径，但是电流路径具有由空穴型间隙引起的高电阻。结果，TSV不能稳定地传送信号。
[0008]图2是说明根据现有技术在多个层叠的芯片中的TSV的示意性截面图。
[0009]参见图2，形成有相应的TSV的第一芯片120和第二芯片140耦接。与TSV电耦接的凸块形成在每个TSV的两个端部。
[0010]图2 (A)和图2 (B)示出异常形成的凸块，这是工艺错误。如图2 (A)中所示，与第二芯片140的TSV耦接的凸块未与耦接第一芯片120的TSV的凸块对准。如图2 (B)中所示，凸块未形成在第二芯片140的TSV处。结果，参见图2 (A)和图2 (B)，与第一芯片120的TSV和第二芯片140的TSV耦接的凸块未电耦接，或者即使它们电耦接也会具有高电阻。因此，信号不能正常地通信，因为TSV的AC信号传输特性被大大地破坏。
[0011 ] 出于这个原因，可能期望的是封装层叠芯片之后判定TSV的AC信号传输特性的异常。这是因为尽管TSV的直流(DC)信号传输特性正常，但在TSV的AC信号传输特定被破坏时，芯片也会不正常地操作。为了满足此需要，需要一种用于在封装层叠的芯片之后判定TSV的AC信号传输特性的异常的电路。


【发明内容】

[0012]本发明的示例性实施例涉及一种用于在封装多个芯片的层叠封装体之后，判定TSV的异常的半导体器件。
[0013]根据本发明的一个实施例，一种半导体器件可以包括:多个层叠的芯片；参考穿硅通孔(TSV)组，穿通多个层叠的芯片；多个TSV，穿通多个层叠的芯片；参考延迟信息发生单元，适用于产生表示参考TSV组的延迟量的参考延迟信息；以及判定单元，适用于通过比较第一测试信号与多个第二测试信号中的每个来判定多个TSV的异常，其中，第一测试信号是被延迟与参考延迟信息相对应的延迟量的初始测试信号，并且其中，多个第二测试信号中的每个是被多个TSV中相对应的TSV延迟的初始测试信号。
[0014]根据本发明的另一个实施例，一种半导体器件的操作方法，所述半导体器件包括多个层叠的芯片、穿通多个层叠的芯片的参考穿硅通孔(TSV)组、以及穿过多个层叠的芯片的多个TSV，所述操作方法包括以下步骤:产生表示参考TSV组的延迟量的参考延迟信息，以及通过比较第一测试信号与多个第二测试信号中的每个来判定多个TSV的异常，其中，第一测试信号是被延迟与参考延迟信息相对应的延迟量的初始测试信号，以及其中，多个第二测试信号中的每个是被多个TSV中相对应的TSV延迟的初始测试信号。

【专利附图】

【附图说明】
[0015]图1是说明根据现有技术的TSV的示意性截面图。
[0016]图2是说明根据现有技术的多个层叠的芯片中的TSV的示意性截面图。
[0017]图3是说明根据本发明的一个实施例的半导体器件的框图。
[0018]图4是说明图3中所示的半导体器件的详细框图。
[0019]图5A和图5B是说明图3中所示的半导体器件的操作的时序图。
[0020]图6是说明图4中所示的半导体器件的可变延迟单元的电路图。
[0021]图7是说明图4中所示的半导体器件的码发生单元的电路图。
[0022]图8是说明图4中所示的半导体器件的有效信号输出单元的电路图。

【具体实施方式】
[0023]下面将参照附图详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为局限于本文所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员充分地传达本发明的范围。在本公开中，附图标记直接对应于在本发明的不同附图和实施例中相同编号的部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示一个部件经由中间部件与另一个部件间接耦接。另外，只要未在句子中特意提及，单数形式可以包括复数形式。
[0024]图3是说明根据本发明的一个实施例的半导体器件的框图。
[0025]参见图3，半导体器件1000可以包括:参考TSV组100、多个TSV200、参考延迟信息发生单元300以及判定单元400。
[0026]参考TSV组100和多个TSV200可以彼此耦接，并且穿透多个层叠的芯片(未示出)。参考TSV组100可以包括第一参考TSV至第三参考TSV Ref_TSVURef_TSV2和Ref_TSV3。
[0027]测试时钟信号TCLK可以经由2个路径输入至参考延迟信息发生单元300。测试时钟信号TCLK可以穿通第一参考TSV Ref_TSVl和第二参考TSV Ref_TSVl并且作为第一延迟信号R_1被输入至参考延迟信息发生单元300。此外，测试时钟信号TCLK可以被直接输入至参考延迟信息发生单元300。
[0028]初始测试信号TPULSE可以经由各种路径被输入至判定单元400。初始测试信号TPULSE可以被直接输入至判定单元400。另外，初始测试信号TPULSE可以穿通第三参考TSV Ref_TSV3和多个TSV200中的每个并且作为多个第二测试信号乙〗^…〉被输入至判定单元400。
[0029]例如，第一参考TSV至第三参考TSV Ref_TSVl、Ref_TSV2和Ref_TSV3可以具有相同的延迟量。因为除了针对正常TSV200的现存孔之外还形成针对参考TSV组100 —个或多个孔，所以可以保证用于参考TSV组100的测试的安全。
[0030]参考延迟信息发生单元300可以:接收测试时钟信号TCLK和第一延迟信号R_1所述第一延迟信号R_1是被第一参考TSV Ref_TSVl和第二参考TSV Ref_TSV2延迟的测试时钟信号TCLK的延迟版本；基于接收的测试时钟信号TCLK和接收的第一延迟信号R_1来测量测试时钟信号TCLK穿通第一参考TSV Ref_TSVl和第二参考TSVRef_TSV2所花费的延迟量；以及基于测量来产生参考延迟信息Τ〈0:Ν>。参考延迟信息Τ〈0:Ν>可以表示用于对多个TSV200异常测试的参考延迟量。
[0031]判定单元400可以接收初始测试信号TPULSE、从参考延迟信息发生单元300输出的参考延迟信息τ〈0:N〉、以及多个第二测试信号Τ_2〈0:N〉，每个第二测试信号Τ_2〈0:N〉是的分别被第三参考TSV Ref_TSV3与多个TSV200的每个延迟的初始测试信号TPULSE的延迟版本。
[0032]判定单元400可以比较第一测试信号T_1与多个第二测试信号T_2〈0:N>中的每个。第一测试信号τ_1可以是被延迟与参考延迟信息Τ〈0:Ν>相对应的延迟量的初始测试信号TPULSE的延迟版本。初始测试信号TPULSE可以是脉冲信号。
[0033]因此，判定单元400可以经由第一测试信号乙1与多个TSV200的每个之间的比较结果来判定多个TSV200中的每个的异常。
[0034]以下将更详细地描述根据本发明的实施例的半导体器件。
[0035]图4是说明图3中所示的半导体器件的详细电路图。
[0036]参见图4，半导体器件1000可以包括:参考TSV组100、多个TSV200、参考延迟信息发生单元300、判定单元400、供电单元500以及复制延迟单元600。
[0037]如上所述，参考TSV组100和多个TSV200可以彼此耦接，并且穿透多个层叠的芯片(未示出)。参考TSV组100可以包括第一参考TSV至第三参考TSV Ref_TSVl、Ref_TSV2和Ref_TSV3。第一参考TSV至第三参考TSV Ref_TSVl、Ref_TSV2和Ref_TSV3可以具有相同的延迟量。测试时钟信号TCLK可以经由2个路径被输入至参考延迟信息发生单元300。测试时钟信号TCLK可以穿通第一参考TSV Ref_TSVl和第二参考TSV Ref_TSV2并且被作为第一延迟信号R_1输入至参考延迟信息发生单元300。此外，测试时钟信号TCLK可以被直接输入至参考延迟信息发生单元300。
[0038]初始测试信号TPULSE可以经由各种路径被输入至判定单元400。初始测试信号TPULSE可以被直接输入至判定单元400。另外，初始测试信号TPULSE可以穿通第三参考TSV Ref_TSV3和多个TSV200中的每个，并且作为多个第二测试信号T_2〈0:N>被输入至判定单元400。
[0039]第二参考TSV Ref_TSV2的输出端子可以与响应于测试复位信号TRESET的NMOS晶体管的漏极耦接。NMOS晶体管经由其栅极接收测试复位信号TRESET，并且将第一延迟信号R_1复位至第一电压,例如接地电压VSS。
[0040]参考延迟信息发生单元300可以包括:可变延迟单元310、码发生单元330以及相位比较单元350。参考延迟信息发生单元300可以:接收测试时钟信号TCLK和第一延迟信号R_l，所述第一延迟信号R_1是被第一参考TSV Ref_TSVl和第二参考TSVRef_TSV2延迟的测试时钟信号TCLK的延迟版本；基于接收的测试时钟信号TCLK和接收的第一延迟信号R_1来测量测试时钟信号TCLK穿通第一参考TSV Ref_TSVl和第二参考TSV Ref_TSV2所花费的延迟量；以及基于测量来产生参考延迟信息T〈0:N〉。
[0041]可变延迟单元310可以响应于从码发生单元330接收的参考延迟信息T〈0:N〉而通过可变地延迟测试时钟信号TCLK来产生第二延迟信号R_2。可变延迟单元310稍后参考图6来描述。参考延迟信息T〈0:N〉可以是数字码信号。
[0042]码发生单元330可以产生参考延迟信息Τ〈0:Ν>以响应于从相位比较单元350接收的比较结果信号LOCK而控制可变延迟单元310的延迟量。码发生单元330可以与测试时钟信号TCLK同步，在比较结果信号LOCK的激活期间，码发生单元330可以以预定的排序移位参考延迟信息T〈0:N〉。码发生单元330可以响应于比较结果信号LOCK的去激活而停止参考延迟信息T〈0:N〉的移位操作，然后输出参考延迟信息T〈0:N〉。这随后参照图7来描述。
[0043]相位比较单元350可以比较第一延迟信号R_1和第二延迟信号R_2的相位，并且基于比较的结果来激活或去激活比较结果信号LOCK。相位比较单元350可以在第一延迟信号R_1和第二延迟信号R_2的相位不同期间激活比较结果信号LOCK。相位比较单元350可以在第一延迟信号R_1和第二延迟信号R_2的相位相同时去激活比较结果信号LOCK。例如，相位比较单元350可以由包括数据端子D、输出端子Q、时钟端子CLK以及复位端子RST的D触发器D-FF形成。数据端子D可以被供应第一延迟信号R_l，而时钟端子CLK可以被供应第二延迟信号R_2。D触发器D-FF可以将经由数据端子D接收的第一延迟信号R_1同步于第二延迟信号R_2输出至输出端子Q。输出信号可以作为比较结果信号LOCK被传送至码发生单元330。
[0044]参考延迟信息发生单元300可以执行负反馈操作，用于重复地比较第一延迟信号R_1和第二延迟信号R_2的相位，直到第一延迟信号R_1和第二延迟信号R_2具有相同的相位。
[0045]复制延迟单元600可以具有与供电单元500 (将在稍后描述)的操作延迟量相对应的延迟量。复制延迟单元600可以耦接在第一参考TSV Ref_TSVl和第二参考TSVRef_TSV2之间。与供电单元500的操作延迟量相对应的延迟量通过对可以由于在供电单元500的反相器和多个晶体管之间的信号的线延迟产生的延迟量等效地建模来获得。
[0046]判定单元400可以包括:可变延迟单元410、逻辑电平比较单元430、有效信号输出单元450以及附加延迟单元470。
[0047]如上所述，判定单元400可以接收初始测试信号TPULSE、从参考延迟信息发生单元300输出的参考延迟信息T〈0:N〉、以及多个第二测试信号T_2〈0:N>，每个第二测试信号T_2<0:N>是分别被第三参考TSV Ref_TSV3和多个TSV200中的每个延迟的初始测试信号TPULSE的延迟版本。
[0048]判定单元400可以比较第一测试信号T_1与多个第二测试信号T_2〈0:N>中的每个。第一测试信号τ_1可以是被延迟与参考延迟信息Τ〈0:Ν>相对应的延迟量的初始测试信号TPULSE的延迟版本。初始测试信号TPULSE可以是脉冲信号。
[0049]可变延迟单元410可以将初始测试信号TPULSE延迟与参考延迟信息T〈0: N〉相对应的延迟量，并且将延迟的信号作为第一测试信号τ_1输出。随后参照图6来描述可变延迟单元410。
[0050]附加延迟单元470还可以将第一测试信号乙1延迟预定的裕度量‘t’，以防止第一测试信号τ_1和多个第二测试信号T_2〈0:N〉之间的比较的失败，此失败会导致在判定封装之后多个TSV200的异常中失败。
[0051 ] 逻辑电平比较单元430可以比较第一测试信号T_1与多个第二测试信号T_2〈0: N〉中的每个的逻辑电平，并且基于比较的结果来产生多个有效信号D〈0:N>。逻辑电平比较单元430可以包括多个D触发器D-FF。每个D触发器D-FF可以包括:数据端子D、时钟端子CLK、输出端子Q以及复位端子RST。D触发器D-FF的数据端子D可以被供应相应的第二测试信号T_2〈0:N〉，而D触发器D-FF的时钟端子CLK可以被供应第一测试信号T_1。D触发器D-FF与第一测试信号T_1同步地比较第二测试信号T_2〈0:N>与第一测试信号T_l，并且将比较的结果作为有效信号D〈0:N〉输出。
[0052]有效信号输出单元450可以响应于监控时钟信号TCLK_S而将多个并行有效信号D<0:N>串行化成一有效信号D〈0>，并且将有效信号D〈0>输出至逻辑电平比较单元430。监控时钟信号TCLK_S可以是用于将多个有效信号D〈0:N>串行化的移位时钟信号。例如，监控时钟信号TCLK_S可以是特定的时钟信号或被延迟特定时间的测试时钟信号TCLK。随后将参照图8来描述有效信号输出单元450。
[0053]供电单元500可以响应于经由第三参考TSV Ref_TSV3输入的初始测试信号TPULSE而为多个TSV200供应电源电压(例如，VDD)。供电单元500可以包括反相器和多个PMOS晶体管。反相器可以与多个PMOS晶体管的栅极耦接。多个PMOS晶体管的源极可以与电源电压VDD耦接，而其漏极可以分别与多个TSV200中相应的一个耦接。穿通第三参考TSV Ref_TSV3之后的初始测试信号TPULSE可以通过反相器被施加至多个PMOS晶体管的栅极。导通的多个PMOS晶体管可以将电源电压VDD供应至多个TSV200，由此在多个TSV200的每个上形成电流路径。电流可以沿着形成的电流路径被供应至多个TSV200。S卩，由于多个TSV200与多个PMOS晶体管耦接，所以多个TSV200可以在测试模式下利用通过供电单元500供应的电流来执行测试操作，而在正常操作下在层叠的芯片之间传送信号。
[0054]多个TSV200的输出端子可以与用于将多个第二测试信号T_2〈0:N>复位的NMOS晶体管的相应漏极耦接。测试复位信号TRESET可以被供应至每个NMOS晶体管的栅极，所以NMOS晶体管可以将第二测试信号T_2〈0:N>复位至接地电压。
[0055]以下描述半导体器件1000的整体操作。
[0056]首先，可以将测试时钟信号TCLK施加至第一参考TSV Ref_TSVl和参考延迟信息发生单元300。被施加至第一参考TSV Ref_TSVl的测试时钟信号TCLK可以顺序穿通第一参考TSV Ref_TSVl、复制延迟单元600和第二参考TSV Ref_TSV2,结果是测试时钟信号TCLK作为第一延迟信号R_1输出。S卩，测试时钟信号TCLK可以在顺序穿通第一参考TSV Ref_TSVl、复制延迟单元600和第二参考TSV Ref_TSV2的同时被延迟，然后作为第一延迟信号R_1输出。
[0057]另一方面，直接施加至参考延迟信息发生单元300的测试时钟信号TCLK可以被施加至可变延迟单元310。可变延迟单元310可以响应于从码发生单元330输入的参考延迟信息T〈0: N〉而延迟测试时钟信号TCLK。被可变延迟单元310延迟的测试时钟信号TCLK可以是第二延迟信号R_2。
[0058]第一延迟信号R_1和第二延迟信号R_2可以被施加至相位比较单元350。相位比较单元350可以比较第一延迟信号R_1和第二延迟信号R_2的相位，并且基于比较的结果来输出比较结果信号LOCK。在第一延迟信号R_1和第二延迟信号R_2的相位相同时，比较结果信号LOCK被去激活，并且在比较结果信号LOCK的激活期间被码发生单元330移位的参考延迟信息T〈0: N〉可以被输出至判定单元400。因此，参考延迟信息T〈0: N〉可以通过使测试时钟信号TCLK穿通第一参考TSV Ref_TSVl、复制延迟单元600和第二参考TSV Ref_TSV2来产生。参考延迟信息T〈0:N〉可以表示针对多个TSV200的参考延迟量。包括数字码的参考延迟信息Τ〈0:Ν>可以被传送至判定单元400的可变延迟单元410。
[0059]初始测试信号TPULSE可以被施加至第三参考TSV Ref_TSV3和可变延迟单元410。直接被施加至可变延迟单元410的初始测试信号TPULSE可以被延迟与参考延迟信息T〈0:N〉相对应的延迟量。从可变延迟单元410输出的第一测试信号T_1可以被施加至附加延迟单元470，第一测试信号T_1可以被附加延迟单元470进一步延迟预定的裕度量‘t’、然后传送至逻辑电平比较单元430。
[0060]初始测试信号TPULSE可以经由第三参考TSV Ref_TSV3被施加至供电单元500。电流可以响应于初始测试信号TPULSE而在多个TSV200的每个上流动。电流可以通过多个TSV200的每个经历延迟，并且作为多个第二测试信号乙〗^:…被施加至逻辑电平比较单元 430。
[0061 ] 逻辑电平比较单元430可以比较第一测试信号T_1与多个第二测试信号T_2〈0: N〉的每个的逻辑电平，并且基于比较的结果来产生多个有效信号D〈0:N>。
[0062]如果输出的有效信号D〈n>的逻辑电平与第一测试信号T_1的逻辑电平不同，则相应的TSV可以被判定成具有异常AC信号传输特性的TSV。第一测试信号T_1是被延迟与参考延迟信息Τ〈0:Ν>相对应的延迟量的初始测试信号TPULSE的延迟版本。因而，可以通过比较第一测试信号T_1与第二测试信号T_2〈0:N>中的每个来判定多个TSV200的每个的异常，所述第二测试信号T_2〈0:N>中的每个是分别被第三参考TSVRef_TSV3与多个TSV200的每个延迟的初始测试信号TPULSE的延迟版本。
[0063]图5A和图5B是说明图3中所示的半导体器件的操作的时序图。
[0064]图5A示出多个TSV200中的要被判定成正常的第M TSV (M是小于等于N并且大于等于O的整数)。第一测试信号T_1的相位(反应了与参考延迟信息Τ〈0:Ν>相对应的延迟量)可以相同于或晚于第二测试信号T_2〈0:N>中的相位。第一测试信号T_1可以通过附加延迟单元470进一步延迟预定的裕度量‘t’，以防止第一测试信号T_1与多个第二测试信号乙]^:^之间的比较的失败。第一延迟信号R_1和第二延迟信号1?_2的相位可以经由与可变延迟单元310、码发生单元330以及相位比较单元350的负反馈操作来匹配。因此，在多个TSV200中的第M TSV的第一测试信号T_1和第二测试信号T_2〈0:N>具有相同的相位时，多个TSV200的第M TSV可以被判定成正常。结果，多个有效信号D〈0:N>的相应的具有逻辑高电平的第M有效信号D〈M>可以从有效信号输出单元450输出，因为与延迟时间‘t’之后的第一测试信号T_1的逻辑电平相比较时，多个TSV200中的第M TSV中的第二测试信号T_2〈0:N>的逻辑电平为高。
[0065]图5B示出多个TSV200的要被判定异常的第M TSV0多个有效信号D〈0:N>的具有逻辑低电平的第M有效信号D〈M>可以从有效信号输出单元450输出，因为与被延迟预定的裕度量‘t’的第一测试信号T_1的逻辑电平相比较时，多个TSV200中的第M TSV的第二测试信号T_2〈0:N>为低。因此，多个TSV200中的第M TSV的正常AC信号传输特性可以被判定为异常。
[0066]图6是说明图4中所示的半导体器件1000的可变延迟单元310和410中之一的详细电路图。参考延迟信息发生单元300和判定单元400中的可变延迟单元310和410具有相同的结构。输入信号IN可以是测试时钟信号TCLK或初始测试信号TPULSE。
[0067]参见图6，可变延迟单元310例如可以包括形成延迟链反相器和响应于参考延迟信息T〈0:N〉的NMOS晶体管和NMOS电容器。每个NMOS晶体管的漏极可以耦接在延迟链反相器之间。NMOS晶体管的源极可以与NMOS电容器耦接。
[0068]在全部的参考延迟信息Τ〈0:Ν>变成低时，测试时钟信号TCLK可以被延迟链反相器延迟最小的延迟量。由于参考延迟信息Τ〈0:Ν>顺序变高，所以测试时钟信号TCLK可以被延迟链反相器延迟顺序增加的延迟量。可变延迟单元310的延迟可以以利用如上所述的门延迟的有源元件来实施，或者以利用电阻器或电容器的无源元件来实施。
[0069]图7是说明图4中所示的半导体器件1000的码发生单元330的电路图。
[0070]参见图7，码发生单元330可以包括多个D触发器D-FF、与门AND以及反相器。每个D触发器D-FF可以包括:数据端子D、时钟端子CLK、输出端子Q以及复位端子RST。D触发器D-FF的输出端子Q可以与下一个D触发器D-FF的数据端子D耦接。对第一 D触发器D-FF的输入可以被设定为特定的电平‘高’或‘低’。D触发器D-FF的时钟端子CLK可以和与门AND耦接。D触发器D-FF的复位端子RST可以与测试复位信号TRESET耦接，因而根据测试复位来将相应的D触发器D-FF复位。反相测试时钟信号TCLKb和相位已经被反相器反相的比较结果信号LOCK可以被施加至与门AND。输入至时钟端子CLK的信号可以响应于比较结果信号LOCK而被控制。在比较结果信号LOCK被激活时，反相测试时钟信号TCLKb可以通过与门AND被传送至D触发器D-FF的时钟端子CLK，所以至数据端子D的输入信号可以被输出。输出信号T〈0>可以被输入至下一个D触发器D-FF，然后作为输出信号T〈l>与时钟端子CLK同步地输出。因此，D触发器D-FF的输出端子Q的输出信号Τ〈0:Ν>可以变成与时钟端子CLK的信号同步地从数据端子D的信号移位的信号。在比较结果信号LOCK被去激活时，移位操作可以停止，因为反相测试时钟信号TCLKb不穿通与门AND。在根据本发明的一个实施例的半导体器件1000中，码发生单元330已经被说明为包括多个D触发器D-FF，但是码发生单元330可以包括用于与时钟信号同步地以特定间隔将输入信号移位并且输出移位的信号的任何工具。
[0071]图8是说明图4中所示的半导体器件1000的有效信号输出单元450的电路图。
[0072]参见图8，有效信号输出单元450可以包括多个D触发器D-FF和反相器。信号可以被输入至每个D触发器D-FF的数据端子D、时钟端子CLK、复位端子RST和设定端子SET，并且信号可以从D触发器D-FF的输出端子Q输出。时钟端子CLK可以用以将被输入至D触发器D-FF的数据端子D的信号传送至输出端子Q。时钟端子CLK可以接收在输出串行化的有效信号D〈0:N>时被利用的监控时钟信号TCLK_S，监控时钟信号TCLK_S表示第一测试信号T_1与多个第二测试信号T_2〈0:N>中的每个的逻辑电平之间的比较的结果。相位已经被反相器反相的从逻辑电平比较单元430输出的多个有效信号D〈0:N>可以被输入至D触发器D-FF的复位端子RST。从逻辑电平比较单元430输出的有效信号D〈0:N>可以被输入至D触发器D-FF的设定端子SET。复位端子RST和设定端子SET的信号可以用以复位输出端子Q的信号。在复位端子RST的信号具有逻辑高电平时，输入端子Q的初始值可以变为低。在设定端子SET的信号具有逻辑高电平时，输出端子Q的初始值可以变成高。从逻辑电平比较单元430输出的多个有效信号D〈0:N>可以判定复位端子RST和设定端子SET的信号值。判定的值可以响应于输入至D触发器D-FF的时钟端子CLK的监控时钟信号TCLK_S而被移位，并且作为可以被连续监控的串行化的信号OUT被输出。例如，在前述的实施例中，有效信号输出单元450已经被说明为包括多个D触发器D-FF，但是有效信号输出单元450可以包括用于与时钟信号同步地以特定间隔将多个输入信号移位并且输出移位的信号的任何工具。此外，在前述实施例中所说明的逻辑门的位置和类型可以根据输入信号的极性而不同。
[0073]如上所述，半导体器件1000可以判定TSV的异常，并且利用判定的结果来增加存储器件的可靠性。
[0074]根据本实施例的半导体器件可以通过在将层叠的芯片封装之后判定TSV的异常来停止不必要的工艺，并且通过减少半导体器件的生产成本来提高生产率。
[0075]尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
[0076]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0077]技术方案1.一种半导体器件，包括:
[0078]多个层叠的芯片；
[0079]参考穿硅通孔组，所述参考穿硅通孔组穿通所述多个层叠的芯片；
[0080]多个穿硅通孔，所述多个穿硅通孔穿通所述多个层叠的芯片；
[0081]参考延迟信息发生单元，所述参考延迟信息发生单元适用于产生表示所述参考穿硅通孔组的延迟量的参考延迟信息；以及
[0082]判定单元，所述判定单元适用于通过比较第一测试信号与多个第二测试信号中的每个第二测试信号来判定所述多个穿硅通孔的异常，
[0083]其中，所述第一测试信号是被延迟了与所述参考延迟信息相对应的延迟量的初始测试信号，并且
[0084]其中，所述多个第二测试信号中的每个第二测试信号是被所述多个穿硅通孔中相对应的穿硅通孔延迟的所述初始测试信号。
[0085]技术方案2.如技术方案I所述的半导体器件，其中，所述参考穿硅通孔组包括:
[0086]第一参考穿硅通孔和第二参考穿硅通孔，测试时钟信号穿通所述第一参考穿硅通孔和所述第二参考穿硅通孔；以及
[0087]第三参考穿硅通孔，所述初始测试信号穿通所述第三参考穿硅通孔，并且
[0088]其中，所述参考穿硅通孔组的延迟量用所述测试时钟信号来测量。
[0089]技术方案3.如技术方案2所述的半导体器件，其中，所述第一参考穿硅通孔至所述第三参考穿硅通孔具有相同的延迟量。
[0090]技术方案4.如技术方案3所述的半导体器件，还包括供电单元，所述供电单元适用于响应于经由所述第三参考穿硅通孔施加的所述初始测试信号而将电流供应至所述多个穿硅通孔。
[0091 ] 技术方案5.如技术方案4所述的半导体器件，还包括复制延迟单元，所述复制延迟单元耦接在所述第一参考穿硅通孔和所述第二参考穿硅通孔之间，并且具有与所述供电单元相同的操作延迟量。
[0092]技术方案6.如技术方案2所述的半导体器件，其中，所述参考延迟信息发生单元包括:
[0093]可变延迟单元，所述可变延迟单元适用于:响应于表示可变延迟量的数字码而通过将所述测试时钟信号可变地延迟可变延迟量来产生第二延迟信号；
[0094]码发生单元，所述码发生单元适用于响应于比较信号而产生所述数字码；以及
[0095]相位比较单元，所述相位比较单元适用于:比较第一延迟信号和所述第二延迟信号的相位，并且基于所述比较的结果来产生所述比较信号，
[0096]其中，所述第一延迟信号是被所述第一参考穿硅通孔和所述第二参考穿硅通孔延迟的所述测试时钟信号。
[0097]技术方案7.如技术方案6所述的半导体器件，其中，所述码发生单元调整所述数字码的值直到所述第一延迟信号和所述第二延迟信号的相位相同，并且响应于所述比较信号而将调整的数字码作为所述参考延迟信息输出。
[0098]技术方案8.如技术方案I所述的半导体器件，其中，所述判定单元包括:
[0099]可变延迟单元，所述可变延迟单元适用于通过将所述初始测试信号延迟与所述参考延迟信息相对应的延迟量来产生所述第一测试信号；以及
[0100]逻辑电平比较单元，所述逻辑电平比较单元适用于:基于所述第一测试信号的逻辑电平与所述多个第二测试信号中的每个第二测试信号的逻辑电平的比较的结果，来产生用于判定所述多个穿硅通孔中的每个穿硅通孔的异常的多个有效信号。
[0101]技术方案9.如技术方案8所述的半导体器件，其中，所述判定单元还包括有效信号输出单元，所述有效信号输出单元适用于:响应于监控时钟信号而将并行产生的多个有效信号串行化，并且将串行化的信号输出。
[0102]技术方案10.如技术方案9所述的半导体器件，其中，所述判定单元还包括附加延迟单元，所述附加延迟单元适用于:将从所述可变延迟单元中产生的所述第一测试信号额外地延迟预定的裕度量，并且将额外延迟的所述第一测试信号传送至所述逻辑电平比较单
J Li ο
[0103]技术方案11.一种半导体器件的操作方法，所述半导体器件包括:多个层叠的芯片、穿通所述多个层叠的芯片的参考穿硅通孔组、以及穿通所述多个层叠的芯片的多个穿硅通孔，所述操作方法包括以下步骤:
[0104]产生表示所述参考穿娃通孔组的延迟量的参考延迟信息；以及
[0105]通过比较第一测试信号与多个第二测试信号中的每个第二测试信号来判定所述多个穿硅通孔的异常，
[0106]其中，所述第一测试信号是被延迟了与所述参考延迟信息相对应的延迟量的初始测试信号，并且
[0107]其中，所述多个第二测试信号中的每个第二测试信号是被所述多个穿硅通孔中相对应的穿硅通孔延迟的所述初始测试信号。
[0108]技术方案12.如技术方案11所述的操作方法，其中，所述参考穿硅通孔组包括:
[0109]第一参考穿硅通孔和第二参考穿硅通孔，测试时钟信号穿通所述第一参考穿硅通孔和所述第二参考穿硅通孔；以及
[0110]第三参考穿硅通孔，所述初始测试信号穿通所述第三参考穿硅通孔，并且
[0111]其中，所述第一参考穿硅通孔至所述第三参考穿硅通孔具有相同的延迟量。
[0112]技术方案13.如技术方案12所述的操作方法，其中，产生所述参考延迟信息的步骤包括以下步骤:
[0113]通过使所述测试时钟信号穿通所述第一参考穿硅通孔和所述第二参考穿硅通孔来产生第一延迟信号；
[0114]响应于表示可变延迟量的数字码而通过将所述测试时钟信号可变地延迟可变延迟量来产生第二延迟信号；
[0115]响应于比较信号来产生所述数字码；
[0116]比较所述第一延迟信号和所述第二延迟信号的相位；以及
[0117]基于所述比较的结果来产生所述比较信号。
[0118]技术方案14.如技术方案13所述的操作方法，其中，产生所述参考延迟信息的步骤包括以下步骤:
[0119]调整所述数字码的值直到所述第一延迟信号和所述第二延迟信号的相位相同；以及
[0120]响应于所述比较信号而将调整的数字码作为所述参考延迟信息输出。
[0121]技术方案15.如技术方案12所述的操作方法，其中，所述多个第二测试信号通过使所述初始测试信号穿通所述第三参考穿硅通孔和所述多个穿硅通孔来产生。
[0122]技术方案16.如技术方案15所述的操作方法，其中，判定所述多个穿硅通孔的异常的步骤包括以下步骤:
[0123]通过将所述初始测试信号延迟与所述参考延迟信息相对应的延迟量来产生所述第一测试信号；以及
[0124]基于所述第一测试信号的逻辑电平与多个所述第二测试信号中的每个第二测试信号的逻辑电平的比较的结果来产生多个有效信号中的每个有效信号，所述多个有效信号中的每个有效信号用于判定所述多个穿硅通孔中的每个穿硅通孔的异常。
[0125]技术方案17.如技术方案16所述的操作方法，其中，判定所述多个穿硅通孔的异常的步骤还包括:在产生所述多个有效信号的每个有效信号的步骤之前将所述第一测试信号额外地延迟预定的裕度量的步骤。
[0126]技术方案18.如技术方案16所述的操作方法，其中，判定所述多个穿硅通孔的异常的步骤还包括以下步骤:
[0127]响应于监控时钟信号而将并行产生的所述多个有效信号串行化；以及
[0128]将串行化的信号输出。
【权利要求】
1.一种半导体器件，包括: 多个层叠的芯片； 参考穿硅通孔组，所述参考穿硅通孔组穿通所述多个层叠的芯片； 多个穿硅通孔，所述多个穿硅通孔穿通所述多个层叠的芯片； 参考延迟信息发生单元，所述参考延迟信息发生单元适用于产生表示所述参考穿硅通孔组的延迟量的参考延迟信息；以及 判定单元，所述判定单元适用于通过比较第一测试信号与多个第二测试信号中的每个第二测试信号来判定所述多个穿硅通孔的异常， 其中，所述第一测试信号是被延迟了与所述参考延迟信息相对应的延迟量的初始测试信号，并且 其中，所述多个第二测试信号中的每个第二测试信号是被所述多个穿硅通孔中相对应的穿硅通孔延迟的所述初始测试信号。
2.如权利要求1所述的半导体器件，其中，所述参考穿硅通孔组包括: 第一参考穿硅通孔和第二参考穿硅通孔，测试时钟信号穿通所述第一参考穿硅通孔和所述第二参考穿硅通孔；以及 第三参考穿硅通孔，所述初始测试信号穿通所述第三参考穿硅通孔，并且 其中，所述参考穿硅通孔组的延迟量用所述测试时钟信号来测量。
3.如权利要求2所述的半导体器件，其中，所述第一参考穿硅通孔至所述第三参考穿硅通孔具有相同的延迟量。
4.如权利要求3所述的半导体器件，还包括供电单元，所述供电单元适用于响应于经由所述第三参考穿硅通孔施加的所述初始测试信号而将电流供应至所述多个穿硅通孔。
5.如权利要求4所述的半导体器件，还包括复制延迟单元，所述复制延迟单元耦接在所述第一参考穿硅通孔和所述第二参考穿硅通孔之间，并且具有与所述供电单元相同的操作延迟量。
6.如权利要求2所述的半导体器件，其中，所述参考延迟信息发生单元包括: 可变延迟单元，所述可变延迟单元适用于:响应于表示可变延迟量的数字码而通过将所述测试时钟信号可变地延迟可变延迟量来产生第二延迟信号； 码发生单元，所述码发生单元适用于响应于比较信号而产生所述数字码；以及相位比较单元，所述相位比较单元适用于:比较第一延迟信号和所述第二延迟信号的相位，并且基于所述比较的结果来产生所述比较信号， 其中，所述第一延迟信号是被所述第一参考穿硅通孔和所述第二参考穿硅通孔延迟的所述测试时钟信号。
7.如权利要求6所述的半导体器件，其中，所述码发生单元调整所述数字码的值直到所述第一延迟信号和所述第二延迟信号的相位相同，并且响应于所述比较信号而将调整的数字码作为所述参考延迟信息输出。
8.如权利要求1所述的半导体器件，其中，所述判定单元包括: 可变延迟单元，所述可变延迟单元适用于通过将所述初始测试信号延迟与所述参考延迟信息相对应的延迟量来产生所述第一测试信号；以及 逻辑电平比较单元，所述逻辑电平比较单元适用于:基于所述第一测试信号的逻辑电平与所述多个第二测试信号中的每个第二测试信号的逻辑电平的比较的结果，来产生用于判定所述多个穿硅通孔中的每个穿硅通孔的异常的多个有效信号。
9.如权利要求8所述的半导体器件，其中，所述判定单元还包括有效信号输出单元，所述有效信号输出单元适用于:响应于监控时钟信号而将并行产生的多个有效信号串行化，并且将串行化的信号输出。
10.如权利要求9所述的半导体器件，其中，所述判定单元还包括附加延迟单元，所述附加延迟单元适用于:将从所述可变延迟单元中产生的所述第一测试信号额外地延迟预定的裕度量，并且将额外延迟的所述第一测试信号传送至所述逻辑电平比较单元。
【文档编号】G01R31/26GK104425411SQ201410023637
【公开日】2015年3月18日 申请日期:2014年1月17日 优先权日:2013年8月30日
【发明者】郑椿锡 申请人:爱思开海力士有限公司