一种应用于反熔丝FPGA老炼筛选技术的制作方法

本发明属于集成电路领域，涉及一种应用于反熔丝FPGA的老炼筛选技术，随着集成电路的不断发展，电子设备的复杂化和智能化程度越来越高，同时，其质量可靠性问题也越来越显著。老炼筛选技术作为半导体器件可靠性筛选的一种重要试验手段，可以有效激发集成电路存在的电性能软故障缺陷，进而筛选、剔除失效电路，降低电路的故障率。

背景技术：

随着时代的进步，科学技术的飞速发展，不仅提高了各国的经济实力和人们的生活水平，同时对亘古不变的主题“战争与和平”也有重要影响，电子科技水平的高低直接决定了一个国家立足世界的核心竞争力。在航空、航天和军事领域中，电子设备始终占有举足轻重的地位，其可靠性也越来越受世人重视。

随着电子装备系统科技含量的逐渐提升，其复杂化和智能化程度越来越高，质量可靠性问题也越来越显著。因此需要进行多方面的可靠性筛选试验，通过施加非破坏性应力，使原有产品中存在的缺陷尽可能多的提前显现出来，并剔除失效产品，进而提高电子产品可靠性，降低故障率。

反熔丝型FPGA以其低功耗、非易失性、抗辐射性、百分百可测性等优点，在航空航天、卫星系统等高可靠领域，受到了越来越广泛的应用。因此对反熔丝FPGA的可靠性筛选技术也受到了越来越广泛的关注。

然而，我国的集成电路行业起步较晚，并受到国外技术封锁及禁运的影响，使得我国在集成电路领域的可靠性筛选试验方面认知较晚，进展缓慢。目前， 我国使用的老炼技术一般参考MIL中的规定，并根据实际的工艺水平以及电路结构进行调整。但现有的标准已无法满足更高性能的集成电路的需求。

技术实现要素：

本发明提供一种应用于反熔丝FPGA老炼筛选技术，以克服上述现有技术的不足。

本发明鉴于上述情况，提出一种应用于反熔丝FPGA老炼筛选技术。包括：交叉反熔丝正偏应力测试；反偏反熔丝反偏应力测试；老炼运行状态IO波形监测；反熔丝FPGA动态老炼时序。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明的交叉反熔丝正偏应力测试框图

图2为本发明的反偏反熔丝反偏应力测试原理图

图3为本发明的老炼运行状态IO波形监测原理图

图4为本发明的反熔丝FPGA动态老炼时序原理图

具体实施方式

下面结合附图对本发明进行详细描述。

图1为本发明的交叉反熔丝正偏应力测试框图。正偏应力测试是给电路中 每个交叉反熔丝一个电压应力，此电压为常压5.5V，所有交叉反熔丝的竖直方向为5.5V，水平方向都接地，为0V。正偏电应力需维持10ms。将正偏应力测试做数字化等效，即交叉反熔丝竖直信号端接高电平1，水平信号端接低电平0。为了实现交叉反熔丝阵列中各个反熔丝单元的正偏应力，电路中所有竖直信号线上的NMOS单管传输门都应开启，使该竖直线上各个位置都为高电平，因此该列交叉反熔丝竖直信号都为1。同理，电路中所有的水平信号线上的NMOS单管传输门的栅极信号也都是高电平1，实现了同一根水平信号线分段之间的连通，保证整根水平线各个位置均为低电平，使该行交叉反熔丝的水平信号都是0。

图2为本发明的反偏反熔丝反偏应力测试原理图。与正偏应力测试相反，进行反偏应力测试时，所有交叉反熔丝的水平方向为5.5V，竖直方向为0V，反偏应力测试也需维持10ms。反偏应力测试数字化等效为交叉反熔丝竖直信号端接低电平0，水平信号端接高电平1。进行交叉反熔丝反偏应力测试，也需要将所有控制水平信号线、竖直信号线连通的单管传输门以及其他相关电路结构开启，以保证每个交叉反熔丝水平信号为1，竖直信号为0。交叉反熔丝正偏应力测试和交叉反熔丝反偏应力测试与反熔丝应力测试筛选十分相似，只不过老炼试验的偏压与应力测试有所不同，老炼试验为5.5V，旨在模拟芯片正常使用情况，而反熔丝应力测试为VKS，电压大小为8.5V，用于最初对失效反熔丝的筛选。预充信号VKS为反熔丝编程时的保护电压，理论上，一个反熔丝两端为VKS时，该反熔丝不会被击穿编程，因此，反熔丝应力测试之后需要进行短路测试来检验是否有反熔丝被融通。

图3为本发明的老炼运行状态IO波形监测原理图。对反熔丝FPGA进行IO输出波形监测。在芯片上选择几个IO，将这些IO通过上拉电阻与VCC相连，将输出的高阻态通过上拉电阻钳位到高电平信号。之后通过配置测试向量将这些 IO拉为低电平。通过观察这些IO端口输出的波形来判定FPGA老炼试验是否正常运行，当示波器上观察到由高低电平构成的方波时，则说明该老炼试验是正确的。IO端电压拉低时，同时有电流流过。对于漏极开路输出，没有上拉电阻是无法正常工作的，因为它只能输出高电平，而不能输出低电平。当使用上拉电阻时，若MOS管导通，则输出低电平，若MOS管截止，则输出高电平。对于CMOS电路芯片，为了防止静电对电路造成的损坏，不用的管脚不能悬空，一般会通过接上拉电阻来降低输入阻抗，提供泄放电荷的通路，以达到静电保护。同时，芯片管脚加上拉电阻提高了输出电平，从而提高了输入信号的噪声容限，使其抗干扰能力得到增强。综合芯片的功耗，速度以及驱动能力等方面考虑，上拉电阻的阻值一般在1K到10K之间。

图4为本发明的反熔丝FPGA动态老炼时序原理图。对反熔丝FPGA电路循环施加正偏应力测试、反偏应力测试和IO输出波形监测。图中所示老炼时序图为一个老炼周期，包含了三部分内容：正偏应力测试，反偏应力测试和IO端口波形监测。图中共有七个信号：MODE、DCLK、SDI、SDO、BL、WL和PAD，其中MODE、DCLK和SDI是输入信号。MODE信号用于控制反熔丝FPGA的电路状态，当MODE＝I时，芯片进入编程或者测试状态；当MODE＝0时，芯片进入正常工作状态。老炼位流从SDI端口灌入，使芯片依次进入正偏应力测试、反偏应力测试和IO波形监测，并以此为周期一直循环操作，直到老炼时间结束为止。而老炼测试数据的输入节拍则受时钟信号DCLK控制。MODE由0跳变成1，反熔丝FPGA电路即可进行测试，一个周期内MODE信号从0跳变成1共六次，其中第一次为正偏应力测试，第二次为反偏应力测试，其余四次均为IO测试。SDO和PAD为输出信号，SDO可以输出扫描链中移位寄存器的存储数据，PAD为选择老炼的的IO模块输出端口。BL和WL是电路中的布线通道，分别代表列线信号和行线信号。