测试器件及其操作方法
【专利说明】测试器件及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年4月10日提交的申请号为10-2014-0043162的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]本发明的示例性实施例涉及一种半导体设计技术，且更具体而言，涉及一种测试测试目标电路的测试器件。
【背景技术】
[0004]诸如双数据速率同步动态随机存取存储器(DDR SDRAM)的半导体器件需要在投放市场之前以各种方式来测试。这种电路可以在现场可编程门阵列(FPGA)上测试。FPGA由于其能被快速地设计、具有低实施成本以及具有设计灵活性而是有优势的。因此，其被频繁地用于测试集成电路。然而，难以在FPGA上测试从晶体管级设计的完全自定义的电路。
[0005]将描述在FPGA上设计测试目标电路和将测试目标电路合成的工艺。
[0006]在测试目标电路经由线路图工具来设计之后，线路图工具产生与测试目标电路相对应的网表。网表是由用于仿真或用于布局对比线路图(Layout Versus Schematic,LVS)自动化的线路图工具产生的文件。网表含有关于合成电路的信息，该合成电路包括利用FPGA可识别的合成电路的互连关系和节点。FPGA应用网表并且对合成电路执行测试操作。然而，在具有若干异步元件的专门设计的电路中，逻辑仿真可以被执行，但是在FPGA上难以评估的这种电路。
【发明内容】
[0007]本发明的各种实施例针对一种测试器件，其能够对各种类型的测试目标电路建模，将各种类型的模型电路合成、以及测试合成电路。
[0008]根据本发明的一个实施例，一种测试器件包括:电路建模部，其适于通过以测试目标电路与模型电路之间的一对一、或者一对多的关系对测试目标电路建模，来产生一个或多个模型电路；以及测试操作部，其适于将模型电路合成、以及对模型电路执行测试操作。
[0009]电路建模部可以利用一对多的关系来对测试目标电路建模，以基于测试目标电路的延迟量来产生不同类型的模型电路。
[0010]根据本发明的一个实施例，一种操作测试器件的方法包括:利用一对一的关系对测试目标电路中的第一测试目标电路建模，以产生第一模型电路；利用一对多的关系对测试目标电路中的第二测试目标电路建模，以产生第二模型电路；以及通过将第一模型电路和第二模型电路合成来执行测试操作。
[0011]对第二测试目标电路建模可以包括基于第二测试目标电路的延迟量来确定第二模型电路的电路类型。
[0012]对第二测试目标电路建模可以包括当延迟量小于预定的延迟量时产生第一类型的第二模型电路；而当延迟量大于或等于预定的延迟量时产生第二类型的第二模型电路。
[0013]第一类型的第二模型电路的电路面积可以与延迟量成正比。
[0014]第一类型的第二模型电路可以在与延迟量相对应的时段期间执行移位操作。
[0015]第二类型的第二模型电路的电路面积可以大体上是恒定的，而与延迟量无关。
[0016]第二类型的第二模型电路可以将计数操作执行与延迟量相对应的次数。
[0017]第一类型的第二模型电路和第二类型的第二模型电路可以是同步电路。
[0018]根据本发明的一个实施例，一种测试器件包括:电路建模部，其适于基于测试目标电路的延迟量来产生各种类型的模型电路；以及测试操作部，其适于将模型电路合成、以及对模型电路执行测试操作。
[0019]模型电路可以包括当延迟量低于预定的延迟量时产生的第一类型的模型电路、和当延迟量大于或等于预定的延迟量时产生的第二类型的模型电路。
[0020]第一类型的模型电路的电路面积可以与延迟量成正比。
[0021 ] 第一类型的模型电路可以包括移位电路，该移位电路适于在与延迟量相对应的时段期间将输入信号移位。
[0022]第二类型的模型电路的电路面积可以大体上是恒定的，与延迟量无关。
[0023]第二类型的模型电路可以包括计数单元，其适于响应于输入信号来计数；以及比较单元，其适于将延迟量与计数单元的输出信号进行比较、并且输出比较的结果。
[0024]第二类型的模型电路可以包括:第一锁存单元，其适于响应于输入信号的上升沿来锁存与延迟量相对应的时间；第二锁存单元，其适于响应于输入信号的下降沿来锁存与延迟量相对应的时间；计数单元，其适于响应于时钟信号来执行计数操作；第一比较单元，其适于将第一锁存单元的输出信号与计数单元的输出信号进行比较；第二比较单元，其适于将第二锁存单元的输出信号与计数单元的输出信号进行比较；以及输出单元，其适于响应于第一比较单元的输出信号和第二比较单元的输出信号来产生输出信号。
[0025]第二类型的模型电路还可以包括:加法单元，其适于将计数单元的输出信号和延迟量之和提供给第一锁存单元和第二锁存单元。
[0026]第一类型的模型电路和第二类型的模型电路可以是同步电路。
[0027]根据本发明的一个实施例，一种操作测试器件的方法包括:响应于第一延迟量来产生第一网表；响应于大于第一延迟量的第二延迟量来产生第二网表；以及测试第一网表和第二网表，其中，第一网表和第二网表是彼此不同的模型电路。
[0028]操作测试器件的方法可以包括:加载测试目标电路的延迟电路；以及判断加载的测试电路的延迟量是第一延迟量还是第二延迟量。
[0029]与第一网表相对应的模型电路和与第二网表相对应的模型电路可以是同步电路。
[0030]测试第一网表和第二网表就可以包括在测试器件中将第一网表和第二网表合成以产生合成电路；以及测试合成电路。
[0031]根据本发明的实施例，测试器件可以对各种类型的测试目标电路建模，合成各种类型的模型电路，以及测试合成电路。
[0032]根据本发明的实施例，测试器件可以通过基于合成测试目标电路时的情况选择期望类型的模型电路来最小化合成模型电路所需的时间和空间。
【附图说明】
[0033]图1是图示根据本发明的一个实施例的测试器件的框图。
[0034]图2是图示根据本发明的一个实施例的建模关系的表。
[0035]图3和图4是分别图示图2中所示的第一类型的延迟电路和第二类型的延迟电路的框图。
[0036]图5是图示图2中所示的第二类型的延迟电路的另一个实例的框图。
[0037]图6是图示图5中所示的第二类型的延迟电路的操作的时序图。
[0038]图7是图示根据本发明的一个实施例的测试器件的操作的流程图。
【具体实施方式】
[0039]下面将参照附图更详细地描述各种实施例。然而，本发明可以用不同的方式来实施，而不应解释为局限于本文中所列的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域的技术人员充分地传达本发明的范围。附图并非一定按比例绘制，并且在一些情况下，可以对比例做夸大处理以清除地示出实施例的特征。在本公开中，相同的附图标记在本发明的各种附图和实施例中直接对应于相同的部分。也应当注意的是，在本说明书中，“连接/耦接”不仅表示一个部件与另一个部件直接耦接，还表示经由中间部件与另一个部件间接耦接。另外，只要未特意提及，单数形式可以包括复数形式，且反之亦然。应当容易理解的是，在本公开中“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”不仅意味着“直接在…上”，还意味着在之间具有中间特征或层的情况“在…上”，以及“在…之上”不仅意味着直接在顶部上，还意味着在之间具有中间特征或层的情况下在某物的顶部上。当第一层被称为在第二层“上”或者在衬底“上”时，其不仅表示第一层直接形成在第二层或衬底上的情况，还表示在第一层和第二层之间或者第一层和衬底之间存在第三层的情况。
[0040]图1是图示根据本发明的一个实施例的测试器件的框图。
[0041]参见图1，测试器件可以包括电路建模部110和测试操作部120。
[0042]电路建模部110可以响应于与测试目标电路相对应的信息INF_TC来产生各种类型的模型电路。与测试目标电路相对应的信息INF_TC被称作为测试电路信息。测试电路信息INF_TC可以包括测试目标电路的实质物理信息、或者与测试目标电路相对应的编码。电路建模部110的输出信号NL还可以包括测试目标电路的模型电路的实质物理信息、或者与测试目标电路的模型电路相对应的编码。电路建模部110的输出信号NL可以与测试目标电路的模型电路的网表信息相对应。测试操作部120可以通过将包括在电路建模部110的输出信号NL中的测试目标电路的模型电路合成来执行测试操作。
[0043]根据本发明的实施例，测试器件可以将包括异步电路的全部测试目标电路建模成同步电路，以及将模型电路(即，同步电路)合成。一对一或者一对多的关系可以被应用至测试器件的建模关系。将参照图2来描述表示建模关系的一对一或者一对多的关系。
[0044]图2是图示根据本发明的一个实施例的建模关系的表。
[0045]为了清楚地描述，图2不出分别为一对一建模关系情况的情况①和为一对多建模关系情况的情况②。
[0046]参见图2，为一对一建模关系情况的情况①:与(AND)门是‘C = A&B，测试目标电路的示