例性模型电路，而或(OR)门是‘C = A|B’测试目标电路的示例性模型电路。即，情况①可以表示测试目标电路与模型电路之间的一对一关系。
[0047]对于为一对多建模关系情况的情况②，测试目标电路的延迟量是用于一对多建模关系的测试目标。两种延迟电路，即第一类型的延迟电路210和第二类型的延迟电路220中的一种是针对延迟量的示例性模型电路。即，第一类型的延迟电路210和第二类型的延迟电路220中的一种可以根据延迟时间选择性地为测试目标电路的模型电路，这意味着测试目标电路和模型电路可以具有一对多的建模关系。测试目标电路的延迟量可以包括测试目标电路的同步和/或异步延迟量。图2中的情况②示例性地示出42ps和4.2ns的延迟量。此外，具有相对短的42ps延迟量的测试目标电路被示例性地建模成第一类型的延迟电路210，而具有相对长的4.2ns延迟量的测试目标电路被示例性地建模成第二类型的延迟电路220。将参照图3和图4来详细地描述第一类型的延迟电路210和第二类型的延迟电路 220。
[0048]根据本发明的一个实施例，测试器件可以根据测试目标电路来选择性地采用一对一建模关系和一对多建模关系中的一种。
[0049]再次参见图1和图2，电路建模部110可以响应于测试电路信息INF_TC来产生电路建模部110的输出信号NL。测试电路信息INF_TC可以是测试目标电路的延迟量，这意味着电路建模部110可以根据延迟时间的量来选择性地用第一类型的延迟电路210和第二类型的延迟电路220中的一个对测试目标电路的延迟量建模。
[0050]根据本发明的一个实施例，测试器件可以根据测试目标电路的延迟量来选择测试目标电路的模型电路的类型。
[0051]图3和图4是分别图示图2中所示的第一类型的延迟电路210和第二类型的延迟电路220的框图。
[0052]图3示出第一类型的延迟电路210。
[0053]参见图3，第一类型的延迟电路210可以包括移位部分310，其适于响应于时钟信号CLK经由移位操作来将输入信号II作为输出信号00输出。移位部分310可以包括多个触发器。图3示例性地示出包括四个触发器的移位部分310。
[0054]图1中所示的测试操作部120的测试操作频率可以比测试目标电路的实际操作频率更低，这意味着测试操作部120可以测试测试目标电路的逻辑操作，而与测试器件测试测试目标电路的测试时间无关。例如，在可以获得测试的逻辑上一致的结果的条件下，即使模型电路操作慢于与42ps的延迟量相对应的操作速度，具有42ps的延迟量的测试目标电路的模型电路也可以通过测试操作部120来测试。
[0055]再次参见图3，当时钟信号的周期为42ps时，输入信号II可以响应于时钟信号CLK而被移位，并且输出信号00可以在168ps之后输出。照此，具有42ps的延迟量的测试目标电路可以用四个触发器来建模。具有比42ps更大的延迟量的测试目标电路可以用增加的触发器来建模。
[0056]另一方面，当具有4.2ns的延迟量的测试目标电路用如图3中所示的多个触发器来建模时，测试目标电路需要用400个触发器来建模。根据本发明的一个实施例，测试器件可以用图4中所示的第二类型的延迟电路220来对具有更大的延迟量(诸如4.2ns)的测试目标电路建模。
[0057]参见图4，第二类型的延迟电路220可以包括计数单元410和比较单元420。计数单元410可以响应于输入信号II来执行计数操作。比较单元420可以通过将延迟量信息INF_DY与计数单元410的输出信号进行比较来产生输出信号00。延迟量信息INF_DY意味着将被反映到参照图1所述的测试操作部120中的测试目标电路的延迟量。
[0058]现在将描述第二类型的延迟电路220的操作。
[0059]当输入信号II被激活时，计数单元410可以响应于时钟信号CLK来执行计数操作。比较单元420可以将延迟量信息INF_DY与计数单元410的输出信号进行比较，以及当延迟量信息INF_DY与计数单元410的输出信号变得相同时将输出信号00激活。因此，第二类型的延迟电路220可以在输入信号II激活之后执行计数操作与延迟量信息INF_DY(即，延迟量)相对应的次数，以及输出与输入信号II相同的输出信号00。
[0060]当延迟量信息INF_DY表示4.2ns时，具有4.2ns的延迟量的测试目标电路可以用计数单元410和比较单元420来建模。即使测试目标电路的延迟量变得大于4.2ns，包括计数单元410和比较单元420的第二类型的延迟电路220也可以不进一步包括额外的电路。
[0061]图5是图示图2中所示的第二类型的延迟电路220的另一个实例的框图。
[0062]参见图5，第二类型的延迟电路220可以包括:计数单元510、加法单元520、第一锁存单元530和第二锁存单元540、第一比较单元550和第二比较单元560、以及输出单元570。
[0063]计数单元510可以响应于时钟信号CLK来执行计数操作。作为计数单元510的输出信号的计数值CNT可以表示当前时间，当参照图6描述第二类型的延迟电路220的操作时将对其进行详细地描述。加法单元520可以将延迟量信息INF_DY与计数值CNT相加，以及将加法器的结果提供至第一锁存单元530和第二锁存单元540。第一锁存单元530和第二锁存单元540可以响应于输入信号II来锁存加法单元520的输出信号。第一锁存单元530可以响应于输入信号II的上升沿来锁存加法单元520的输出信号，这意味着第一锁存单元530可以锁存与输入信号II的上升沿相对应的当前时间和与延迟量信息INF_DY相对应的时间量之和。第二锁存单元540可以响应于输入信号II的下降沿来锁存加法单元520的输出信号，这意味着第二锁存单元540可以锁存与输入信号II的下降沿相对应的当前时间和与延迟量信息INF_DY相对应的时间量之和。
[0064]第一比较单元550可以将计数值CNT与为第一锁存单元530的输出信号的第一锁存值LAT1进行比较，以及检测当计数值CNT和第一锁存值LAT1彼此相同时的时间点。第二比较单元560可以将计数值CNT与为第二锁存单元540的输出信号的第二锁存值LAT2进行比较，以及检测当计数值CNT与第二锁存值LAT2彼此相同时的时间点。输出单元570可以响应于分别为第一比较单元550和第二比较单元560的输出信号的第一比较信号CMP1和第二比较信号CMP2来产生输出信号00。
[0065]图6是图示图5中所示的第二类型的延迟电路220的操作的时序图。
[0066]图6示出输入信号I1、输出信号00、计数值CNT、第一锁存值LAT1和第二锁存值LAT2、以及第一比较信号CMP1和第二比较信号CMP2。作为一个实例，延迟量信息INF_DY为22。
[0067]参见图5和图6，计数值CNT可以基于当前时间来增加。当输入信号II从逻辑LOW转换成逻辑HIGH时，第一锁存单元530可以响应于输入信号II的上升沿，来将值42 (是分别表示当前时间和延迟量信息INF_DY的20和22之和)锁存。当输入信号II从逻辑HIGH转换成逻辑LOW时，第二锁存单元540可以响应于输入信号II的下降沿来锁存值45。第一比较单元550可以通过将第一锁存值LAT1与计数值CNT进行比较来产生第一比较信号CMPlo第二比较单元560可以通过将第二锁存值LAT2与计数值CNT进行比较来产生第二比较信号CMP2。输出单元570可以响应于第一比较信号CMP1和第二比较信号CMP2来产生输出信号00。输出信号00可以当第一比较信号CMP1为‘1’时从逻辑LOW转换成逻辑HIGH，而当第二比较信号CMP2为‘ 1’时从逻辑HIGH转换成逻辑LOW。
[0068]如参照图3至图5所述，根据本发明的一个实施例，测试器件可以基于测试目标电路的延迟量来以各种类型的模型电路对测试目标电路建模，并且模型电路可以是与时钟信号CLK同步的同步电路。同步电路可以不受测试操作频率限制，这意味着测试操作频率可以在同步电路的测试操作期间被设定成高，并且可以迅速地执行测试操作。
[0069]图7是图示根据本发明的一个实施例的测试器件的操作的流程图。
[0070]参见图7，测试器件的操作可以包括以下步骤:加载延迟信息(S710)，确定延迟量(S720)，产生移位型网表(S730)，产生计数型网表(S740)，以及执行测试操作(S750)。
[0071]在步骤S710处，可以加载测试目标电路的延迟信息。延迟信息可以表示测试目标电路的延迟量。在步骤S720处，即确定测试目标电路的延迟量的步骤，测试器件的操作可以分支至步骤S730，此时测试目标电路的延迟量小于预定的延迟量(‘SHORT’)，或者可以分支至步骤S740，此时测试目标电路的延迟量大于预定的延迟量(‘LONG’)。在步骤S730处，可以产生移位型网表。移位型网表可以包括一种其电路面积根据延迟量而不同的电路，如参照图3所述的。在步骤S740处，可以产生计数型网表。计数型网表可以包括一种其电路面积与延迟量无关而保持不变的电路，如参照图4所述的。
[0072]在步骤S750处，可以利用在步骤S730或S740处产生的网表来执行测试操作。
[0073]根据本发明的一个实施例，测试器件可以根据测试目标电路的延迟量来产生各种类型的网表，以及利用这样产生的