网表来对测试目标电路执行测试操作。
[0074]如上所述，根据本发明的一个实施例，测试器件可以将测试目标电路的全部元件建模成与时钟信号CLK同步的同步电路。特别地，在对延迟量合成的情况下，测试目标电路可以采用各种类型(即，一对多的关系)来建模。此外，与大的延迟量相对应的模型电路可以保持电路面积不变，以降低对其合成操作所需的时间。
[0075]尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员将显而易见的是，在不脱离所附权利要求所限定的本发明的实质和范围的情况下，可以进行各种替换和修改。
[0076]通过以上实施例可以看出，本申请提供了以下的技术方案。
[0077]技术方案1.一种测试器件，包括:
[0078]电路建模部，其适于通过以测试目标电路与模型电路之间的一对一或一对多的关系对测试目标电路建模来产生一个或多个所述模型电路；以及
[0079]测试操作部，其适于将所述模型电路合成、以及对所述模型电路执行测试操作。
[0080]技术方案2.如技术方案1所述的测试器件，其中，所述电路建模部以所述一对多的关系对所述测试目标电路建模，以基于所述测试目标电路的延迟量来产生不同类型的所述模型电路。
[0081]技术方案3.—种操作测试器件的方法，包括:
[0082]利用一对一的关系来对测试目标电路的第一测试目标电路建模，以产生第一模型电路；
[0083]利用一对多的关系来对所述测试目标电路的第二测试目标电路建模，以产生第二模型电路；以及
[0084]通过将所述第一模型电路和所述第二模型电路合成来执行测试操作。
[0085]技术方案4.如技术方案3所述的方法，其中，对所述第二测试目标电路建模包括:
[0086]基于所述第二测试目标电路的延迟量来确定所述第二模型电路的电路类型。
[0087]技术方案5.如技术方案4所述的方法，其中，对所述第二测试目标电路建模包括:
[0088]当所述延迟量小于预定的延迟量时，产生第一类型的第二模型电路；以及
[0089]当所述延迟量大于或等于所述预定的延迟量时，产生第二类型的第二模型电路。
[0090]技术方案6.如技术方案5所述的方法，其中，所述第一类型的第二模型电路的电路面积与所述延迟量成正比。
[0091]技术方案7.如技术方案5所述的方法，其中，所述第一类型的第二模型电路在与所述延迟量相对应的时段期间执行移位操作。
[0092]技术方案8.如技术方案5所述的方法，其中，所述第二类型的第二模型电路的电路面积大体上是恒定的，而与所述延迟量无关。
[0093]技术方案9.如技术方案5所述的测试电路，其中，所述第二类型的第二模型电路执行计数操作与所述延迟量相对应的次数。
[0094]技术方案10.如技术方案5所述的方法，其中，所述第一类型的第二模型电路和所述第二类型的第二模型电路是同步电路。
[0095]技术方案11.一种测试器件，包括:
[0096]电路建模部，其适于基于测试目标电路的延迟量来产生各种类型的模型电路；以及
[0097]测试操作部，其适于将所述模型电路合成、以及对所述模型电路执行测试操作。
[0098]技术方案12.如技术方案11所述的测试器件，其中，所述模型电路包括当所述延迟量低于预定的延迟量时产生的第一类型的模型电路、和当所述延迟量大于或等于所述预定的延迟量时产生的第二类型的模型电路。
[0099]技术方案13.如技术方案12所述的测试器件，其中，所述第一类型的模型电路的电路面积与所述延迟量成正比。
[0100]技术方案14.如技术方案12所述的测试器件，其中，所述第一类型的模型电路包括移位电路，所述移位电路适于在与所述延迟量相对应的时段期间将输入信号移位。
[0101]技术方案15.如技术方案12所述的测试器件，其中，所述第二类型的模型电路的电路面积大体上是恒定的，而与所述延迟量无关。
[0102]技术方案16.如技术方案12所述的测试器件，其中，所述第二类型的模型电路包括:
[0103]计数单元，其适于响应于输入信号来计数；以及
[0104]比较单元，其适于将所述延迟量与所述计数单元的输出信号进行比较、以及输出比较的结果。
[0105]技术方案17.如技术方案12所述的测试器件，其中，所述第二类型的模型电路包括:
[0106]第一锁存单元，其适于响应于输入信号的上升沿来锁存与所述延迟量相对应的时间；
[0107]第二锁存单元，其适于响应于所述输入信号的下降沿来锁存与所述延迟量相对应的时间；
[0108]计数单元，其适于响应于时钟信号来执行计数操作；
[0109]第一比较单元，其适于将所述第一锁存单元的输出信号与所述计数单元的输出信号进行比较；
[0110]第二比较单元，其适于将所述第二锁存单元的输出信号与所述计数单元的输出信号进行比较；以及
[0111]输出单元，其适于响应于所述第一比较单元的输出信号和所述第二比较单元的输出信号来产生输出信号。
[0112]技术方案18.如技术方案17所述的测试器件，其中，所述第二类型的模型电路还包括加法单元，其适于将所述计数单元的输出信号与所述延迟量之和提供给所述第一锁存单元和所述第二锁存单元。
[0113]技术方案19.如技术方案12所述的测试器件，其中，所述第一类型的模型电路和所述第二类型的模型电路是同步电路。
[0114]技术方案20.—种操作测试器件的方法，包括:
[0115]响应于第一延迟量来产生第一网表；
[0116]响应于大于所述第一延迟量的第二延迟量来产生第二网表；以及
[0117]测试所述第一网表和所述第二网表，
[0118]其中，所述第一网表和所述第二网表是彼此不同的模型电路。
[0119]技术方案21.如技术方案20所述的方法，还包括:
[0120]加载测试目标电路的延迟电路；以及
[0121]判断加载的延迟电路的延迟量是所述第一延迟量还是所述第二延迟量。
[0122]技术方案22.如技术方案20所述的方法，其中，与所述第一网表相对应的所述模型电路和与所述第二网表相对应的所述模型电路是同步电路。
[0123]技术方案23.如技术方案20所述的方法，其中，所述第一网表和所述第二网表的测试包括:
[0124]在所述测试器件中将所述第一网表和所述第二网表合成，以产生合成电路；以及
[0125]测试所述合成电路。
【主权项】
1.一种测试器件，包括: 电路建模部，其适于通过以测试目标电路与模型电路之间的一对一或一对多的关系对测试目标电路建模来产生一个或多个所述模型电路；以及 测试操作部，其适于将所述模型电路合成、以及对所述模型电路执行测试操作。2.如权利要求1所述的测试器件，其中，所述电路建模部以所述一对多的关系对所述测试目标电路建模，以基于所述测试目标电路的延迟量来产生不同类型的所述模型电路。3.一种操作测试器件的方法，包括: 利用一对一的关系来对测试目标电路的第一测试目标电路建模，以产生第一模型电路； 利用一对多的关系来对所述测试目标电路的第二测试目标电路建模，以产生第二模型电路；以及 通过将所述第一模型电路和所述第二模型电路合成来执行测试操作。4.如权利要求3所述的方法，其中，对所述第二测试目标电路建模包括: 基于所述第二测试目标电路的延迟量来确定所述第二模型电路的电路类型。5.如权利要求4所述的方法，其中，对所述第二测试目标电路建模包括: 当所述延迟量小于预定的延迟量时，产生第一类型的第二模型电路；以及 当所述延迟量大于或等于所述预定的延迟量时，产生第二类型的第二模型电路。6.如权利要求5所述的方法，其中，所述第一类型的第二模型电路的电路面积与所述延迟量成正比。7.如权利要求5所述的方法，其中，所述第一类型的第二模型电路在与所述延迟量相对应的时段期间执行移位操作。8.如权利要求5所述的方法，其中，所述第二类型的第二模型电路的电路面积大体上是恒定的，而与所述延迟量无关。9.一种测试器件，包括: 电路建模部，其适于基于测试目标电路的延迟量来产生各种类型的模型电路；以及测试操作部，其适于将所述模型电路合成、以及对所述模型电路执行测试操作。10.一种操作测试器件的方法，包括: 响应于第一延迟量来产生第一网表； 响应于大于所述第一延迟量的第二延迟量来产生第二网表；以及 测试所述第一网表和所述第二网表， 其中，所述第一网表和所述第二网表是彼此不同的模型电路。
【专利摘要】一种测试器件，包括：电路建模部，其适于通过以测试目标电路与模型电路之间的一对一或一对多的关系对测试目标电路建模来产生一个或多个模型电路；以及测试操作部，其适于将模型电路合成、以及对模型电路执行测试操作。
【IPC分类】G01R31/28
【公开号】CN104977522
【申请号】CN201410838237
【发明人】金镇昱
【申请人】爱思开海力士有限公司
【公开日】2015年10月14日
【申请日】2014年12月29日
【公告号】US20150293825