具有存储器上的加速以及用于fpga块内自动模式生成的加速的测试器的制造方法
【技术领域】
[0001]本公开总体涉及电子器件测试系统领域，并且更具体地涉及用于测试受测器件(DUT)的电子器件测试设备领域。
【背景技术】
[0002]自动测试设备(ATE)可以是对半导体器件或电子部件执行测试的任何测试装备。ATE装配组可用于执行快速执行测量的自动测试、并生成然后可分析的测试结果。ATE装配组可以是可以包括定制的专用计算机控制系统、和具有自动测试电子部件和/或半导体晶片的测试(例如片上系统(SOC)测试、或集成电路测试)能力的许多不同的测试器件的任何事物，从耦接到仪表的计算机系统到复杂的自动化装备。ATE系统既减少花费于对器件进行测试以确保器件的功能如设计那样的时间、也用做在给定器件到达消费者手中前判定此给定器件内的故障组件的存在的诊断工具。
[0003]图1是用于测试某些典型DUT (例如，诸如DRAM之类的半导体存储器件)的传统自动测试设备主体100的示意框图。ATE包括具有硬件总线适配器卡座110A-110N的ATE主体100。针对特定通信协议(如PCIe、USB、SAS、SATA等)的硬件总线适配卡110A-110N连接至在ATE主体上所提供的硬件总线适配器卡座，并经由特定于相应协议的线缆与DUT接口连接。ATE主体100还包括测试器处理器101，测试器处理器101与相关联的存储器108控制构建于ATE主体100中的硬件组件、以及生成经由硬件总线适配器卡来与正被测试的DUT通信所必须的数据和命令。测试器处理器101通过系统总线130与硬件总线适配器卡通信。测试器处理器可以被编程为包括某些功能块，这些功能块包括算法模式(pattern)生成器102和比较器106。替代地，算法模式生成器102和比较器106可以是安装在插入ATE主体100的扩充卡或适配器卡上的硬件组件。
[0004]ATE主体100测试受测器件DUT 112A-112N的电气功能，DUT112A-112N通过插入ATE主体100的硬件总线适配器卡座中的硬件总线适配器连接到ATE主体100。据此，测试器处理器101被编程为使用对硬件总线适配器而言唯一的协议，来向DUT传输需要运行的测试程序。同时，构建于ATE主体100中的其它硬件组件根据在测试器处理器101中操作的测试程序，来彼此传输信号以及与DUT传输信号。
[0005]由测试处理器101运行的测试程序可包括涉及下述项的功能测试:将由算法模式生成器102创建的信号写到DUT、W DUT读出写入的信号、以及使用比较器106来将输出与预期模式进行比较。如果输出与输入失配，则测试器处理器101将该DUT识别为有缺陷的。例如，如果DUT是诸如DRAM之类的存储器件，则测试程序将利用写操作来将由算法模式生成器102创建的信号写到DUT、利用读操作来从DUT读出写入的信号、并且利用比较器106来将输出与预期模式进行比较。
[0006]在传统系统中，测试器处理器101具有生成在测试DUT中所使用的命令和测试模式(pattern)的功能逻辑块，例如直接在处理器上以软件模式编程的算法模式生成器102和比较器106。然而某些情况下，某些功能块(例如比较器106)可以在现场可编程门阵列(FPGA)上实现，FPGA是可根据用户的需要编程逻辑电路的专用集成电路(ASIC)型半导体。
[0007]用在传统系统中的FPGA有赖于测试器处理器101来向FPGA传送命令和测试模式，FPGA转而将命令和测试模式中继到DUT。由于测试器处理器负责生成命令和测试模式，能够在给定ATE主体中测试的DUT数目由该测试器处理器的处理能力所限制。在测试器处理器生成所有命令和测试模式的情形中，将测试器处理器连接到各种硬件组件(包括任何FPGA器件、以及硬件总线适配器卡座)的系统总线130上的带宽约束也为能够同时接受测试的DUT数目设置了上限。
[0008]同样，在传统系统中，由于插入ATE主体100的硬件总线适配器卡是被设计为以仅一种协议来通信、并且不能被重新编程来以不同协议通信的单一用途器件，用于与DUT通信的通信协议是固定的。例如，被配置为测试PCIe器件的ATE主体将在主体中插入有仅支持PCIe协议的硬件总线适配器卡。为了测试支持不同协议的DUT，用户通常会需要以支持其它协议的总线适配器卡来更换PCIe硬件总线适配器卡。除非物理上将PCIe硬件总线适配器卡替换为支持其它协议的卡，否则这样的系统仅能够测试支持PCIe协议的DUT。因此在测试层面，当需要测试运行着与现有的适配卡所支持的协议不同的协议的DUT时，关键的时间被消耗在更换硬件总线适配器卡上。
【发明内容】
[0009]因此，存在对能够解决上述系统的问题的测试器架构的需求。所需要的是这样的测试架构:该测试架构够能把命令和测试模式生成功能转移到FPGA上，从而测试器处理器上的处理负荷和系统总线的带宽需求可被保持在最低限度。这随后允许同时测试比在先配置中多的DUT，在在先配置中，测试器处理器承担全部的处理负荷、并且系统总线为连接至ATE主体的所有DUT传递测试数据和命令。
[0010]此外，所需要的是能够把通信协议引擎编程在FPGA器件上，从而用于与DUT通信的协议能重新配置的测试架构。这就会消除对单一用途的硬件总线适配卡的需求，因为协议引擎将驻留在FPGA器件上的可编程逻辑块内，而不是在总线适配卡上的硬件中。
[0011]本发明的实施例提供了解决这些问题的新颖解决方案，该方案利用了上述系统的有益方面，但没有他们各自的限制。
[0012]在一个实施例中，提供了一种自动测试设备装置。该装置包括包括测试器处理器的计算机系统，其中测试器处理器通信地耦接到多个FPGA组件。多个FPGA组件中的每个耦接到存储器模块，并包括:可操作来从测试器处理器接收命令和数据的上游端口 ；可操作来与多个DUT中的相应DUT进行通信的下游端口 ；以及多个硬件加速器电路，其中每个加速器电路被配置为与多个DUT中的一个进行通信。多个硬件加速器电路中的每个包括模式生成器电路以及比较器电路，该模式生成器电路可配置来自动生成要被写入多个DUT中的一个的测试模式数据，并且该比较器电路被配置为将从多个DUT中的一个读取的数据与写入到多个DUT中的所述一个的测试模式数据进行比较。
[0013]在另一实施例中，提供了一种使用自动测试设备的测试方法。该方法包括:使用测试器处理器来生成用于将数据路由至多个DUT的命令，该测试器处理器耦接至模块的多个实例化FPGA块。此外，该方法包括使用模式生成器电路来自动生成测试模式数据，该模式生成器电路编程在多个实例化FPGA块中的第一实例化FPGA块上。接下来，该方法包括:根据由测试器处理器生成的命令来将测试模式数据路由到多个DUT中的第一 DUT，并且根据由测试器处理器生成的命令来从第一DUT读取数据。最后，该方法包括:使用编程在第一实例化FPGA块上的比较器电路，来将写入第一 DUT的测试模式数据与从第一 DUT读取的数据进行比较。
[0014]在一个实施例中，提供了一种自动测试设备装置。该装置包括包括测试器处理器的计算机系统，其中测试器处理器通信地耦接到多个FPGA组件。多个FPGA组件中的每个耦接到存储器模块，并包括:可操作来从测试器处理器接收命令和数据的上游端口 ；可操作来与多个DUT中的相应DUT进行通信的下游端口 ；以及多个硬件加速器电路，其中每个加速器电路被配置为与多个DUT中的一个进行通信。多个硬件加速器电路中的每个包括存储器控制电路以及比较器电路，该存储器控制电路被配置为从所述存储器模块读取要被写入所述多个DUT中的所述一个DUT的测试模式数据，并且该比较器电路被配置为将写入到多个DUT中的所述一个DUT的测试模式数据与从多个DUT中的所述一个DUT读取的数据进行比较。
[0015]在另一实施例中，提供了一种使用自动测试设备的测试方法。该方法包括:使用测试器处理器来生成用于将数据路由至多个DUT的命令，该测试器处理器耦接至模块的多个实例化FPGA块。此外，该方法包括使用存储器控制器电路来自动从耦接至多个实例化FPGA块中的第一实例化FPGA块的存储器模块读取测试模式数据，该存储器控制器编程在第一实例化FPGA块上。接下来，该方法包括:根据由测试器处理器生成的命令来将测试模式数据路由到多个DUT中的第一DUT，并且根据由测试器处理器生成的命令来从第一DUT读取数据。最后，该方法包括:使用编程在第一实例化FPGA块上的比较器电路，来将写入第一 DUT的测试模式数据与从第一 DUT读取的数据进行比较。
[0016]以下示例实施方式和附图一起会对本发明的本质和优势提供更好的理解。
【附图说明】
[0017]以示例而并非限制的方式示出了本发明的实施例，在附图中的图示中并且相似的标号指代类似的元件。
[0018]图1是用于测试典型受测器件(DUT)的传统自动测试设备主体的示意框图；
[0019]图2是根据本发明的一个实施例的系统控制器、现场模块(site module)、和DUT之间的互联的高层次示意框图；
[0020]图3是根据本发明的实施例的系统控制器与现场模块和DUT之间的互联的详细示意框图；
[0021]图4是根据本发明的实施例的图2的实例化FPGA测试器块的详细示意性框图；
[0022]图5是根据本发明的实施例的测试DUT的示例性方法的高层次流程图；
[0023]图6是图5的接续并且是在本发明的一个实施例中以旁路模式(bypassmode)测试DUT的示例性方法的流程图；
[0024]图7是图5的接续并且是在本发明的一个实施例中以硬件加速器模式生成器模式测试DUT的示例性方法的流程图；
[0025]图8是图5的接续并且是在本发明的一个实施例中以硬件加速器存储器模式测试DUT的示例性方法的流程图；
[0026]图9是图5的接续并且是在本发明的一个实施例中以硬件加速器分组构建器模式测试DUT的示例性方法的流程图；
[0027]图1OA是在本发明的一个实施例中根据图6的方法生成的示例性分组的框图表示;
[0028]图1OB是是在本发明的一个实施例中根据图7的方法生成的示例性分组的框图表示;
[0029]图1OC是在本发明的一个实施例中根据图8的方法生成的示例性分组的框图表示;
[0030]图1OD是在本发明的一个实施例中根据图9的方法生成的示例性分组的框图表不O
[0031]在图中，具有相同名称的元件具有相同或相似的功能。
【具体实施方式】
[0032]现将详细参考实施例，附图中图示了