封装芯片背面失效定点的方法
【技术领域】
[0001]本发明涉及半导体集成电路失效分析领域，特别是指一种封装芯片背面失效定点的方法。
【背景技术】
[0002]集成电路的封装有多种样式，分别对应不同的应用场合以及不同的封装成本。如图1、图2、图3所示分别为不同封装样式的芯片的剖面图。
[0003]传统针对封装样品漏电失效分析的方法，是研磨掉芯片背面的封装体以及引脚，暴露出芯片背面，同时不破坏焊盘引线，如S0P封装形式示意图。
[0004]样品在封装后或者板级应用时出现漏电问题，是失效分析经常遇到的。此时样品已经包裹在封装体中，给漏电分析失效定位带来困难。传统方式为从封装体背面研磨，然后施加信号进行失效定点。这种方式第一受限于封装形式和封装体大小，第二对研磨的控制要求较高，稍有不慎就会破坏引线，后续电学信号无法施加。
【发明内容】
[0005]本发明所要解决的技术问题是提供一种封装芯片背面失效定点的方法，适用于各种不同的封装形式，研磨可控范围大。
[0006]为解决上述问题，本发明所述的封装芯片背面失效定点的方法，包含:
[0007]第1步，针对封装样品进行背面研磨，直至暴露出芯片背面，以及暴露出包裹在封装体内的引线；
[0008]第2步，对样品表面进行清理及固定；
[0009]第3步，采用打线机，在芯片引线和封装基座之间；若打线机识别不了芯片引线，则在芯片引线正上方生长铂金属条，然后再在铂金属条与封装基座之间实现引线互联；
[0010]第4步，对封装基座引线施加电学信号，激发漏电路径，采用传统的失效定点设备进行失效定点。
[0011]进一步地，所述的第1步中，如果芯片衬底掺杂越高，为光子透过率考虑，则相应提高研磨程度，研磨至衬底厚度为50?300 μ m。
[0012]进一步地，所述第2步中，将芯片背面朝上，放在新的封装基座上并固定好；新的封装底座开槽在以上。
[0013]进一步地，所述第4步中，铂金属条生长采用ΙΟΟΟρΑ束流生长出长度为10?100 μ m、宽度为10?100 μ m、厚度为0.8?1 μ m ;上述长度、宽度和厚度的取值是根据实际情况进行调整，面积越大、厚度越厚，越有利于打线；
[0014]采用打线机，对铂金焊盘和封装基座实现引线互联。
[0015]本发明所述的封装芯片背面失效定点的方法，适用于各种封装形式和封装大小，对研磨的可控范围大，能够有效地对失效芯片进行失效分析前的样品制备，对样品分析发挥有效作用。
【附图说明】
[0016]图1是SOP封装的样品芯片研磨示意图；
[0017]图2是BGA封装的样品芯片研磨示意图；
[0018]图3是QFN封装的样品芯片研磨示意图；
[0019]图4是本发明实施例背面研磨前后的示意图；
[0020]图5是背面俯视图；
[0021]图6是铂金属条制作示意图；
[0022]图7是样品放入封装基座重新打线不意图；
[0023]图8是本发明方法流程示意图。
【具体实施方式】
[0024]本发明所述的封装芯片背面失效定点的方法，包含如下的步骤:
[0025]第1步，针对失效的封装芯片进行背面研磨，直至暴露出芯片背面，以及暴露出包裹在封装体内的引线。如图4所示。如果芯片衬底掺杂较浓，为光子透过率考虑，需要继续研磨，至衬底厚度为50?300 μπι左右。研磨完成后样品芯片背面俯视图如图5所示，图中显示研磨出的芯片的引线PAD。
[0026]第2步，对芯片表面进行清理。将样品背面朝上，放在新的封装基座上，并固定好。新的封装底座开槽，一般在以上。
[0027]第3步，采用打线机，在芯片引线和封装基座引线实现互联。若打线机识别不了芯片引线，则在芯片引线正上方生长铂金属条(或称铂金焊盘)。如图6所示。铂金属条生长可以采用基于ΙΟΟΟρΑ束流生长出长度为10?100 μ m、宽度为10?100 μ m、厚度为0.8?1 ym。上述长度、宽度和厚度可以根据实际情况进行调整，面积越大、厚度越厚，越有利于打线。
[0028]然后采用打线机，对铂金属条和封装基座实现引线互联，如图7所示。
[0029]第5步，对封装基座引线施加电学信号，激发漏电路径，采用传统的失效定点设备进行失效定点，即可进行后续的样品分析。
[0030]以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种封装芯片背面失效定点的方法，其特征在于，包含: 第1步，针对失效的封装芯片进行背面研磨，直至暴露出芯片背面，以及暴露出包裹在封装体内的引线； 第2步，对样品表面进行清理及固定； 第3步，采用打线机，在芯片引线和封装基座之间实现引线互联；若打线机识别不了芯片引线，则在芯片引线正上方生长铂金属条之后，再在铂金属条与封装基座之间显现引线互联； 第4步，对封装基座引线施加电学信号，激发漏电路径，采用失效定点设备进行失效定点。2.如权利要求1所述的一种封装芯片背面失效定点的方法，其特征在于:所述的第1步中，如果芯片衬底掺杂越高，为光子透过率考虑，则研磨程度也相应提高，研磨至衬底厚度为50?300 μ??ο3.如权利要求1所述的一种封装芯片背面失效定点的方法，其特征在于:所述第2步中，将样品背面朝上，放在新的封装基座上并固定好；所述封装底座开槽优选地在5mmX 5mm 以上。4.如权利要求1所述的一种封装芯片背面失效定点的方法，其特征在于:所述第3步中，铂金属条生长采用ΙΟΟΟρΑ束流生长出长度为10?ΙΟΟμπκ宽度为10?ΙΟΟμπκ厚度为0.8?1 ym ;上述长度、宽度和厚度的取值能根据实际情况进行调整，面积越大、厚度越厚，越有利于打线；采用打线机，对铂金焊盘和封装基座实现引线互联。
【专利摘要】本发明公开了一种封装芯片背面失效定点的方法，包含：第1步，针对封装样品进行背面研磨，直至暴露出芯片背面，以及暴露出包裹在封装体内的引线；第2步，对样品表面进行清理及固定；第3步，采用打线机，在芯片引线和封装基座之间引线实现互联；第4步，对封装基座引线施加电学信号，激发漏电路径，采用传统的失效定点设备进行失效定点。本发明适用于各种封装形式和封装大小，对研磨的可控范围大，能够有效地对失效样品进行失效分析前的样品制备，对样品分析发挥有效作用。
【IPC分类】G01R31/28
【公开号】CN105301475
【申请号】CN201510607049
【发明人】马香柏
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2016年2月3日
【申请日】2015年9月22日