专利名称：改进型带隙基准电压源及带隙基准电压产生电路的制作方法
技术领域：
本发明关于一种带隙基准电压源及带隙基准电压产生电路，特别是关于一种高电 源抑制比、MOS差分对管电流更为匹配的改进型带隙基准电压源及带隙基准电压产生电路。
背景技术：
带隙基准电压源由于其低温度系数的特性，被广泛应用于各种模拟和混合信号电 路系统中，相应地，带隙基准电压也成为模拟和混合信号电路系统中不可或缺的部分。图1 为一种传统的带隙基准电压产生电路的电路结构图。如图所示，传统的带隙基准电压产生 电路包括传统的带隙基准电压源101以及调节器102，其中，传统的带隙基准电压源101包 括栅极相连的匪OS晶体管Ml和匪OS晶体管Ml、栅极相连的PMOS晶体管M3和PMOS晶体 管M4及PMOS晶体管M5、栅漏短接用作二极管之用的双极性晶体管Q1、Q2、Q3以及电阻Rl 与R2，PMOS晶体管M3、M4及M5的源极连接至等效电源电压VDDL，电阻Rl连接与NMOS晶 体管M2漏极与双极性晶体管Q2源极之间，电阻R2连接于PMOS晶体管M5漏极与双极性晶 体管Q3源极之间，双极性晶体管Ql源极与NMOS晶体管Ml漏极相连，PMOS晶体管P5的漏 极即为带隙基准电压输出端Vbg，为了得到对电源更好的电源抑制比，传统的带隙基准电压 源101的电源电压往往由调节器102提供，调节器102包括比较器103以及电阻Rrl与电 阻Rr2，其中比较器103的一个输入端连接传统的带隙基准电压源101的带隙基准电压输出 端Vbg，输出端连接于PMOS晶体管M3、M4及M5源极，以提供等效电源电压VDDL，电阻Rrl、 Rr2串联于比较器103的输出端，同时，其中间节点连接至比较器103的另一输入端。传统的带隙基准电压产生电路通过加入调节器，虽然可以获得比较高的电源抑制 比，但是，该电路却存在如下缺点1、PMOS晶体管M3与M4、NMOS晶体管Ml与M2的漏端电 压不一致会导致经过他们的电流不能完全匹配；2、增加的调节器103会引入该电路的电压 偏移，增加了设计难度。综上所述，可知先前技术的带隙基准电压产生电路存在流经各晶体管的电i流不 能完全匹配以及会产生电压偏移的问题，因此，实有必要提出改进的技术手段，来解决此一 问题。
发明内容
为克服上述现有技术存在的电源抑制较低以及如需增大电源抑制比需要增加调 节器电路引入电压偏移量的问题，本发明的主要目的在于提供一种改进型带隙基准电压源 及带隙基准电压产生电路，其通过一个级联的电流镜像电路为改进带隙基准电压源电路提 供反馈电流和等效电源电压，并在电源电压端和传统的带隙基准电压源电路间增加一 P型 MOS晶体管以增大电源电压端的阻抗，以提高整个带隙基准电压源电路对电源电压端的电 源抑制比。为达上述及其它目的，本发明提供一种改进型带隙基准电压源，包含栅极相连的 第一 NMOS晶体管和第二 NMOS晶体管、栅极互连的第三PMOS晶体管和第四PMOS晶体管及第五PMOS晶体管、栅漏短接用作二极管之用的三个双极型晶体管Ql和Q2及Q3以及第一 电阻与第二电阻，其特征在于该改进型带隙基准电压源还包括一第十五PMOS晶体管，该 第十五PMOS晶体管源极与该第三PMOS晶体管源极、该第四PMOS晶体管源极以及该第五 PMOS晶体管源极共同接至等效电源电压，栅极接至该第一 NMOS晶体管漏极，漏极与该三个 双极性晶体管的栅漏端共同接地，该第十五PMOS晶体管用于提高该等效电源电压的阻抗。进一步地，该改进型带隙基准电压源还包括第三电阻与第四电阻，其中该第三电 阻一端与该第三PMOS晶体管漏极、该第一 NMOS晶体管栅极以及该第二 NMOS晶体管栅极相 连，另一端与该第十五PMOS晶体管栅极及该第一 NMOS晶体管漏极相连；该第四电阻一端与 该第三PMOS晶体管栅极、该第四PMOS晶体管栅极以及该第二 NMOS晶体管漏极相连，另一 端与该第四PMOS晶体管漏极相连。为达上述及其它目的，本发明还提供一种带隙基准电压产生电路，其至少包含一 改进型带隙基准电压源与一级联的电流镜像电路，该级联的电流镜像电路连接于一电源 电压，并与该改进型带隙基准电压源的第三PMOS晶体管源极、第四PMOS晶体管源极、第五 PMOS晶体管源极以及第十五PMOS晶体管源极均连接，以为该改进型带隙基准电压源提供 环路反馈电流及提供等效电源电压。进一步地，该级联的电流镜像电路至少包含栅极相连的第七NMOS晶体管与第八 NMOS晶体管、栅极相连的第九NMOS晶体管与第十NMOS晶体管、栅极相连的第十一 PMOS晶 体管与第十四PMOS晶体管、栅极相连的第十二 PMOS晶体管与第十三PMOS晶体管、第五电 阻、第六电阻以及第六PMOS晶体管，其中该第十三PMOS晶体管源极与该第十二 PMOS晶体 管源极与该电源电压相连，该第十四PMOS晶体管源极与该第十三PMOS晶体管漏极相连，漏 极为该改进型带隙基准电压源提供该等效电源电压，并与该第六PMOS晶体管源极相连，该 第十一 PMOS晶体管源极与该第十二 PMOS晶体管漏极相连，该第九NMOS晶体管漏极与该第 七NMOS晶体管源极相连，源极与该第十NMOS晶体管源极共同接地，该第十NMOS晶体管漏 极与该第八NMOS晶体管源极相连，该第六PMOS晶体管栅极与该第三PMOS晶体管、该第四 PMOS晶体管以及该第五PMOS晶体管栅极共连，该第五电阻一端与该第六PMOS晶体管漏极 以及该第七NMOS晶体管栅极、该第八NMOS晶体管M8栅极相连，另一端与该第七NMOS晶体 管漏极以及该第九NMOS晶体管栅极、该第十NMOS晶体管栅极相连，该第六电阻一端与该第 十一 PMOS晶体管源极以及该第十二 PMOS晶体管栅极、该第十三PMOS晶体管栅极相连，另 一端与该第八NMOS晶体管漏极以及该第十一 PMOS晶体管栅极、该第十四PMOS晶体管栅极 相连。相较于现有技术，本发明一种改进型带隙基准电压源通过在传统的带隙基准电压 源电路与等效电源电压VDDL之间增加第十五PMOS晶体管M15以增大等效电源电压端的阻 抗，并通过设置第三电阻与第四电阻使得第一 MOS晶体管和第二 MOS晶体管差分对之间以 及第三MOS晶体管和第四MOS晶体管差分对之间的漏端电压更为接近，即使得其电流更为 匹配，同时本发明带隙电压产生电路通过级联的电流镜像电路302将电流反馈至等效电源 电压端以稳定改进型带隙基准电压源的电流，进一步减小了改进型带隙基准电压源电路的 电流抖动，更好的提高对外部噪声的抑制作用，采用本发明改进型带隙基准电压源及带隙 基准电压产生电路可以避免使用调节器(regulator)电路来达到对电源噪声的抑制作用， 避免了引入调节器电路带来的电压偏移量问题
图1为传统的带隙基准电压产生电路的电路结构示意图；图2为本发明改进型带隙基准电压源较佳实施例的电路结构示意图；图3为本发明带隙基准电压产生电路较佳实施例的电路结构示意图。
具体实施例方式以下通过特定的具体实例并结合
本发明的实施方式，本领域技术人员可 由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同 的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离 本发明的精神下进行各种修饰与变更。图2为本发明一种改进型带隙基准电压源较佳实施例的电路结构示意图。如图2 所示，本发明一种改进型带隙基准电压源至少包括栅极相连的第一 NMOS晶体管Ml和第二 NMOS晶体管M2、栅极互连的第三PMOS晶体管M3和第四PMOS晶体管M4及第五PMOS晶体 管M5、栅漏短接用作二极管之用的双极型晶体管Ql和Q2及Q3、电阻Rl与R2以及第十五 PMOS晶体管，其中第三PMOS晶体管M3、第四PMOS晶体管M4及第五PMOS晶体管漏极接等 效电源电压VDDL，并与第十五PMOS晶体管源极相连，第三PMOS晶体管M3及第四PMOS晶体 管M4与第一 NMOS晶体管Ml及第二 NMOS晶体管M2形成两个串叠的电流镜，即第三PMOS 晶体管漏极与第一 NMOS晶体管Ml漏极相连，第一 NMOS晶体管Ml栅漏短接，第四PMOS晶 体管M4栅漏短接后与第二 NMOS晶体管M2漏极相连，双极性晶体管Ql源极接至第一 NMOS 晶体管Ml源极，极性晶体管Q2源极经电阻Rl连接至第二 NMOS晶体管M2源极，双极性晶 体管Q3源极经电阻R2连接至第五PMOS晶体管M5漏极，同时，第五PMOS晶体管M5漏极为 带隙基准电压输出端Vbg，第十五PMOS晶体管M15栅极接至第一 NMOS晶体管Ml的漏极，漏 极与双极性晶体管Q1、Q2、Q3的栅漏相连并接地，于本发明较佳实施例中，第十五PMOS晶体 管M15的作用在于提高等效电源电压VDDL阻抗，进而提高本发明带隙基准电压源对等效电 源电压VDDL的电源抑制比，在此，阻抗近似为该第十五PMOS晶体管M15的跨导倒数。同时，为解决现有技术的PMOS晶体管M3与M4以及NMOS晶体管Ml与M2的漏端 电压不一致会导致经过他们的电流不能完全匹配，本发明带隙基准电压源还包括第三电阻 R3与第四电阻R4，其中，第三电阻R3的一端与第三PMOS晶体管M3的漏极以及第一 NMOS 晶体管Ml、第二 NMOS晶体管M2的栅极相连，另一端与第十五MOS晶体管M15的栅极以及第 一 NMOS晶体管Ml的漏极相连；第四电阻R4的一端与第三PMOS晶体管M3、第四PMOS晶体 管M4的栅极以及第二 NMOS晶体管M2的漏极相连，另一端与第四PMOS晶体管M4的漏极相 连，这里，第三电阻R3与第四电阻R4的作用在于使得第一 NMOS晶体管Ml和第二 NMOS晶 体管M2差分对之间以及第三PMOS晶体管和第四PMOS晶体管差分对之间的漏端电压更为 接近，同时使得其电流更为匹配。图3为本发明一种带隙基准电压产生电路较佳实施例的电路结构示意图。如图 3所示，本发明一种带隙基准电压产生电路至少包括改进型带隙基准电压源301以及级联 (cascade)的电流镜像电路302，其中改进型性带隙基准电压电路结构如图2所示，在此不 再详述；级联的电流镜像电路302连接于电源电压VDD和改进型带隙基准电压源301之间，
5用于为改进型带隙基准电压源301提供环路反馈电流以及改进型带隙基准电压源301的等 效电源电压VDDL。进一步来说，级联的电流镜像电路302包含栅极相连的第七NMOS晶体管M7与第 八NMOS晶体管M8、栅极相连的第九NMOS晶体管M9与第十NMOS晶体管M10、栅极相连的第 十一 PMOS晶体管Mll与第十四PMOS晶体管M14、栅极相连的第十二 PMOS晶体管M12与第 十三PMOS晶体管M13、第五电阻R5与第六电阻R6以及第六PMOS晶体管，其中第十三PMOS 晶体管M13与第十二 PMOS晶体管M12的源极与电源电压端VDD相连，第十四PMOS晶体管 M14的源极与第十三PMOS晶体管的漏极相连，漏极与第六PMOS晶体管M6源极相连，同时， 该漏极还连接至改进型带隙基准电压源301的第三PMOS晶体管M3、第四PMOS晶体管M4、 第五PMOS晶体管M5以及第十五PMOS晶体管的源极，以为改进型带隙基准电压源提供等效 电源电压VDDL，第十一 PMOS晶体管Mll源极与第十二 PMOS晶体管M12的漏极相连；第九 NMOS晶体管M9的漏极与第七NMOS晶体管M7的源极相连，源极与第十NMOS晶体管MlO的 源极共同接地，第十NMOS晶体管MlO的漏极与第八NMOS晶体管M8的源极相连，第六PMOS 晶体管M6栅极与第三PMOS晶体管M3、第四PMOS晶体管M4以及第五PMOS晶体管M5栅极 共连，第五电阻R5 —端与第六PMOS晶体管M6的漏极以及第七NMOS晶体管M7、第八匪OS 晶体管M8的栅极相连，另一端与第七NMOS晶体管M7的漏极以及第九NMOS晶体管M9、第 十NMOS晶体管MlO的栅极相连，第六电阻R6 —端与第十一 PMOS晶体管Mll的源极以及第 十二 PMOS晶体管M12、第十三PMOS晶体管M13的栅极相连，另一端与第八NMOS晶体管M8 的漏极以及第十一 PMOS晶体管Mil、第十四PMOS晶体管M14的栅极相连。可见，本发明之带隙基准电压产生电路是利用在等效电源电压VDDL端和传统的 带隙基准电压源电路间增加一 P型MOS晶体管M15以增大等效电源电压VDDL端的阻抗， 并通过级联的电流镜像电路302将电流反馈至等效电源电压VDDL端以稳定改进型带隙基 准电压源的电流，进一步减小了带隙基准电压源电路的电流抖动，更好的提高对外部噪声 的抑制作用，采用本发明带隙基准电压源及带隙基准电压产生电路可以避免使用调节器 (regulator)电路来达到对电源噪声的抑制作用，避免了引入调节器电路带来的电压偏移 量问题。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本 领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此， 本发明的权利保护范围，应如权利要求书所列。
权利要求
1.一种改进型带隙基准电压源，包含栅极相连的第一NMOS晶体管和第二NMOS晶体管、 栅极互连的第三PMOS晶体管和第四PMOS晶体管及第五PMOS晶体管、栅漏短接用作二极管 之用的三个双极型晶体管Ql和Q2及Q3以及第一电阻与第二电阻，其特征在于该改进型 带隙基准电压源还包括一第十五PMOS晶体管，该第十五PMOS晶体管源极与该第三PMOS晶 体管源极、该第四PMOS晶体管源极以及该第五PMOS晶体管源极共同接至等效电源电压，栅 极接至该第一 NMOS晶体管漏极，漏极与该三个双极性晶体管的栅漏端共同接地，该第十五 PMOS晶体管用于提高该等效电源电压的阻抗。
2.如权利要求2所述的改进型带隙基准电压源，其特征在于该改进型带隙基准电压 源还包括第三电阻与第四电阻，其中该第三电阻一端与该第三PMOS晶体管漏极、该第一 NMOS晶体管栅极以及该第二 NMOS晶体管栅极相连，另一端与该第十五PMOS晶体管栅极及 该第一 NMOS晶体管漏极相连；该第四电阻一端与该第三PMOS晶体管栅极、该第四PMOS晶 体管栅极以及该第二 NMOS晶体管漏极相连，另一端与该第四PMOS晶体管漏极相连。
3.一种带隙基准电压产生电路，至少包含一改进型带隙基准电压源与一级联的电流镜 像电路，该级联的电流镜像电路连接于一电源电压，并与该改进型带隙基准电压源的第三 PMOS晶体管源极、第四PMOS晶体管源极、第五PMOS晶体管源极以及第十五PMOS晶体管源 极均连接，以为该改进型带隙基准电压源提供环路反馈电流及提供等效电源电压。
4.如权利要求3所述的带隙基准电压产生电路，其特征在于该级联的电流镜像电路 至少包含栅极相连的第七NMOS晶体管与第八NMOS晶体管、栅极相连的第九NMOS晶体管 与第十NMOS晶体管、栅极相连的第十一 PMOS晶体管与第十四PMOS晶体管、栅极相连的第 十二 PMOS晶体管与第十三PMOS晶体管、第五电阻、第六电阻以及第六PMOS晶体管，其中该 第十三PMOS晶体管源极与该第十二 PMOS晶体管源极与该电源电压相连，该第十四PMOS晶 体管源极与该第十三PMOS晶体管漏极相连，漏极为该改进型带隙基准电压源提供该等效 电源电压，并与该第六PMOS晶体管源极相连，该第十一 PMOS晶体管源极与该第十二 PMOS 晶体管漏极相连，该第九NMOS晶体管漏极与该第七NMOS晶体管源极相连，源极与该第十 NMOS晶体管源极共同接地，该第十NMOS晶体管漏极与该第八NMOS晶体管源极相连，该第 六PMOS晶体管栅极与该第三PMOS晶体管、该第四PMOS晶体管以及该第五PMOS晶体管栅 极共连，该第五电阻一端与该第六PMOS晶体管漏极以及该第七NMOS晶体管栅极、该第八 NMOS晶体管M8栅极相连，另一端与该第七NMOS晶体管漏极以及该第九NMOS晶体管栅极、 该第十NMOS晶体管栅极相连，该第六电阻一端与该第十一 PMOS晶体管源极以及该第十二 PMOS晶体管栅极、该第十三PMOS晶体管栅极相连，另一端与该第八NMOS晶体管漏极以及该 第十一 PMOS晶体管栅极、该第十四PMOS晶体管栅极相连。
全文摘要
本发明提供一种改进型带隙基准电压源及带隙基准电压产生电路，该带隙基准电压产生电路包含改进型带隙基准电压源和级联的电流镜像电路，本发明带隙基准电压产生电路通过级联的电流镜像电路将电流反馈至该改进型带隙基准电压源的正向电源输入端，同时本发明改进型带隙基准电压源通过在电源端与传统的带隙基准电压源之间增加一P型MOSFET，使得电源输入端的阻抗近似为该MOSFET的跨导倒数，从而提高了电源的电源抑制比，并且本发明改进型带隙基准电压源在传统带隙基准电压源基础上增加了两个电阻，使得差分电路的两组对称管互相之间的漏端电压更接近，同时使得电流更匹配。
文档编号G05F3/24GK102096435SQ20101061878
公开日2011年6月15日 申请日期2010年12月31日 优先权日2010年12月31日
发明者任铮, 周伟, 胡少坚 申请人:上海集成电路研发中心有限公司