专利名称：一种带隙基准电压源电路的制作方法
技术领域：
本发明属于集成电路供电技术领域，尤其涉及一种带隙基准电压源电路。
背景技术：
在模拟集成电路或混合信号设计领域，基准电压源是一很重要的模块，为系统提供电压基准和电流基准。随着电路集成度的提高，基准电压源也越来越多的集成到芯片内部，以降低系统成本。传统的基准电压源通常依靠带隙基准电压源电路产生，如图I所示，该带隙基准电压源电路包含误差放大器、PMOS镜像电流源、PNP管及电阻，而基准电压通常由包含PMOS 管PM3的镜像电流源、电阻R2及PNP管Q3的单独一条支路(在图I中以虚线标出)生成。但是，上述带隙基准电压源电路具有多种缺陷因其包含误差放大器及相应的偏置电路，因此存在面积较大的问题；误差放大器自身的失调电压及噪声也会加到基准电压输出端Vref，而且，由于基准电压由一支路单独生成，因此，该带隙基准电压源电路中PM3、 PMl和PM2镜像电流源间的镜像失配也会加大基准电压的失调电压。
发明内容
有鉴于此，本发明的目的在于提供一种带隙基准电压源电路，以解决现有技术中存在的面积大、失调电压大的问题。为实现上述目的，本发明提供如下技术方案一种带隙基准电压源电路，包括第一 PMOS管、第二 PMOS管、第三PMOS管、第四 PMOS管、第一 NPN型三极管、第二 NPN型三极管、第一电阻和第二电阻；其中所述第一 PMOS管和第二 PMOS管的源极和衬底接入电源电压；所述第一 PMOS管和第二 PMOS管的栅极同时连接至所述第四PMOS管的源极及所述第二 PMOS管的漏极；所述第一 PMOS管的漏极连接至所述第三PMOS管的源极；所述第三PMOS管和第四PMOS管的衬底接入电源电压；所述第三PMOS管和第四PMOS管的栅极同时连接至所述第二 NPN型三极管的集电极及所述第四PMOS管的漏极；所述第三PMOS管的漏极通过所述第二电阻连接至所述第一 NPN三极管的集电极；所述第一 NPN型三极管和第二 NPN型三极管的基极连接至所述第一 NPN型三极管的集电极；所述第一 NPN型三极管的发射极接地；所述第二 NPN型三极管的发射极通过所述第一电阻接地；所述第三PMOS管的漏极作为基准电压输出端。优选的，所述第一 PMOS管和第二 PMOS管的器件参数相同；所述第三PMOS管和第四PMOS管的器件参数相同；所述第一 NPN型三极管和第二 NPN三极管的发射极面积比为
权利要求
1.一种带隙基准电压源电路，其特征在于，包括第一 PMOS管、第二 PMOS管、第三PMOS 管、第四PMOS管、第一 NPN型三极管、第二 NPN型三极管、第一电阻和第二电阻；其中所述第一 PMOS管和第二 PMOS管的源极和衬底接入电源电压；所述第一 PMOS管和第二 PMOS管的栅极同时连接至所述第四PMOS管的源极及所述第二 PMOS管的漏极；所述第一 PMOS管的漏极连接至所述第三PMOS管的源极；所述第三PMOS管和第四PMOS管的衬底接入电源电压；所述第三PMOS管和第四PMOS管的栅极同时连接至所述第二 NPN型三极管的集电极及所述第四PMOS管的漏极；所述第三PMOS管的漏极通过所述第二电阻连接至所述第一 NPN三极管的集电极；所述第一 NPN型三极管和第二 NPN型三极管的基极连接至所述第一 NPN型三极管的集电极；所述第一 NPN型三极管的发射极接地；所述第二 NPN型三极管的发射极通过所述第一电阻接地；所述第三PMOS管的漏极作为基准电压输出端。
2.根据权利要求I所述的电路，其特征在于所述第一PMOS管和第二 PMOS管的器件参数相同；所述第三PMOS管和第四PMOS管的器件参数相同；所述第一NPN型三极管和第二NPN三极管的发射极面积比为η
全文摘要
本发明实施例公开了一种带隙基准电压源电路，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NPN型三极管、第二NPN型三极管、第一电阻和第二电阻。本发明公开的带隙基准电压源电路中没有用到误差放大器，因此省去了误差放大器自身的失调电压电压及噪声对系统的影响，并且节省了功耗和面积；另外，基准电压Vref的输出支路并未采用一个支路单独产生，也在一定程度上避免了电流镜像失陪引起的失调电压的影响，并且节省了面积和功耗。
文档编号G05F1/56GK102609027SQ20121008871
公开日2012年7月25日 申请日期2012年3月29日 优先权日2012年3月29日
发明者王帅旗, 贾晓伟, 邓龙利 申请人:北京经纬恒润科技有限公司