专利名称：指数补偿带隙基准电压源的制作方法
技术领域：
本发明涉及模拟集成电路技术领域，具体是涉及一种指数补偿带隙基准电压源。
背景技术：
基准电压源通常是指在电路中做电压基准的精确、稳定的电压源。产生基准的目的是为了建立一个与电源电压以及工艺参数无关的，而且随温度变化会符合预定的相关性的直流电压/电流、作为模拟集成电路和数模混合集成电路中的核心部分，基准电压源的应用十分普遍。许多集成电路，如线性稳压器、高速内存电路、数模转换器、模数转换器等都需要精密而又稳定的基准电压源。高性能的基准电压源是设计的关键技术之一，它的精度和稳定度直接决定了整个系统的精度。现有技术中，带隙基准电路使用PNP晶体管产生基准电压，并使用一阶温度补偿来产生一个约I. 25V的稳定电压，再通过额外增加指数补偿电路来提高基准电压的精度，然而，增加补偿电路无疑将提高设计难度，还会增加芯片的面积，不利于控制成本。
发明内容
本发明实施例主要解决的技术问题是提供一种指数补偿带隙基准电压源，能够提高基准电压的稳定性，不需要额外增加补偿电路。为解决上述技术问题，本发明采用的一个技术方案是提供一种指数补偿带隙基准电压源，指数补偿带隙基准电压源包括指数补偿带隙基准电路，用于产生与温度无关的基准电压，指数补偿带隙基准电路包括电流镜电路，包括输出端以及至少一个输入端；带隙主体电路，包括第一 NPN晶体管Q1、第二 NPN晶体管Q2、第一运算放大器Al以及第二运算放大器A2，第一运算放大器Al以及第二运算放大器A2耦接至电流镜电路的输出端，第一NPN晶体管Ql耦接至第一运算放大器Al，第二 NPN晶体管Q2耦接至第二运算放大器A2 ；第一电阻，第一电阻Rl耦接至第一运算放大器Al ;第二电阻，第二电阻R2耦接至第二 NPN晶体管Q2 ;第三电阻，第三电阻R3的一端连接输出端，第三电阻R3的另一端接地。其中，第一 NPN晶体管Ql的基极连接第二 NPN晶体管Q2的基极以及第一运算放大器Al的反相输入端，第一 NPN晶体管Ql的集电极连接第一运算放大器Al的同相输入端以及第二运算放大器A2的反相输入端，第一 NPN晶体管Ql的发射极接地，第二 NPN晶体管Q2的集电极连接第二运算放大器A2的同相输入端。其中，第一电阻Rl的一端连接第一运算放大器Al的反相输入端,第一电阻Rl的
另一端接地。其中，第二电阻R2的一端连接第二 NPN晶体管Q2的发射极，第二电阻R2的另一端接地。其中，电流镜电路包括第一 PMOS管PI、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5，其中第一 PMOS管Pl的源极、第二 PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极以及第五PMOS管P5的源极均连接电源，第一 PMOS管Pl的栅极连接第二 PMOS管P2的栅极、第五PMOS管P5的栅极以及第一运算放大器Al的输出端，第一 PMOS管Pl的漏极连接第一运算放大器Al的同相输入端、第二 PMOS管P2的漏极连接第二运算放大器A2的同相输入端，第三PMOS管P3的栅极连接第四PMOS管P4的栅极以及第二运算放大器A2的输出端，第三PMOS管P3的漏极连接第一运算放大器Al的反相输入端，第四PMOS管P4的漏极和第五PMOS管P5的漏极并联作为输出端，第二 PMOS管P2的漏极和第三PMOS管P3的漏极作为两个输入端。其中，电流镜电路包括第一 PMOS管P1、第二 PMOS管P2，第三PMOS管P3和第四PMOS管P4，其中第一 PMOS管Pl的源极、第二 PMOS管P2的源极，第三PMOS管P3的源极以及第四PMOS管P4的源极均连接电源VDD，第一 PMOS管Pl的栅极连接第二 PMOS管P2的栅极以及第一运算放大器Al的输出端，第一 PMOS管Pl的漏极连接第一运算放大器Al的同相输入端，第二 PMOS管P2的漏极连接第二运算放大器A2的同相输入端，第三PMOS管P3的栅极连接第四PMOS管P4的栅极以及第二运算放大器A2的输出端，第三PMOS管P3的漏极连接第一运算放大器Al的反相输入端，第四PMOS管P4的漏极作为输出端，第三PMOS管P3的漏极作为输入端。其中，指数补偿带隙基准电路还包括第四电阻R4，第四电阻R4的一端连接第一NPN晶体管Ql的发射极以及第二电阻R2的另一端，第四电阻R4的另一端接地。其中，指数补偿带隙基准电压源还包括启动电路，启动电路用于在指数补偿带隙基准电路接通电源VDD时，使指数补偿带隙基准电路逐步脱离简并状态，直至电流镜电路、第一 NPN晶体管Ql以及第二 NPN晶体管Q2工作在正常状态。其中，启动电路包括第六PMOS管P6、第七PMOS管P7、第一 NMOS管NI、第二 NMOS管N2、第三NMOS管N3以及第四NMOS管N4，第六PMOS管P6的源极和第七PMOS管P7的源极连接电源VDD，第六PMOS管P6的栅极连接第一 PMOS管Pl的栅极，第六PMOS管P6的漏极连接第一 NMOS管NI的漏极，第七PMOS管P7的栅极接地，第七PMOS管P7的漏极连接第二 NMOS管N2的漏极，第一 NMOS管NI的栅极连接第二 NMOS管N2的栅极且与第一 NMOS管NI的漏极短接，第一 NMOS管NI的源极和第二 NMOS管N2的源极接地，第三NMOS管N3的源极和第四NMOS管N4的源极接地，第三NMOS管N3的栅极和第四NMOS管N4的栅极连接第二 NMOS管N2的漏极，第三NMOS管N3的漏极反馈至第三PMOS管P3的栅极，第四NMOS管N4的漏极反馈至第一 PMOS管Pl的栅极。其中，第三电阻R3为可调电阻，以调节基准电压。本发明的指数补偿带隙基准电压源相比于传统的使用PNP晶体管的技术，本发明使用NPN晶体管，利用NPN晶体管基极电流与温度的指数关系来实现指数补偿，能够提高基准电压的稳定性，不需要额外增加补偿电路，占用芯片面积小，适用范围广。
图I是本发明指数补偿带隙基准电压源第一实施例的电路示意图；图2是本发明指数补偿带隙基准电压源第二实施例的电路示意图。
具体实施例下面结合附图和实施例，对本发明作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明，但不对本发明的范围进行限定，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。请参阅图1，图I是本发明指数补偿带隙基准电压源第一实施例的电路示意图。指数补偿带隙基准电压源10包括指数补偿带隙基准电路12。其中，指数补偿带隙基准电路12用于产生与温度无关的基准电压，其包括电流镜电路121、带隙主体电路122、第一电阻R1、第二电阻R2以及第三电阻R3。电流镜电路121包括至少一个输入端以及输出端，电流镜电路121将至少一个输入端的电流镜像至输出端。带隙主体电路122包括第一 NPN晶体管Q1、第二 NPN晶体管Q2、第一运算放大器Al和第二运算放大器A2，第一运算放大器Al以及第二运算放大器A2耦接至电流镜电路121的输出端，第一 NPN晶体管Ql耦接至第一运算放大器Al，第二 NPN晶体管Q2耦接至第二运算放大器A2。第一 NPN晶体管Ql和第二 NPN晶体管Q2为双极型晶体管。第一电阻Rl耦接至第一运算放大器Al。第二电阻R2耦接至第二 NPN晶体管Q2。第三电阻R3的一端连接电流镜电路121的输出端，第三电阻R3的另一端接地GND，电流镜电路121的输出端作为指数补偿带隙基准电路12的输出端，其输出的电流在第三电阻R3上产生与温度无关的基准电压，该基准电压即为指数补偿带隙基准电路12的输出电压。在本实施例中，第三电阻R3为可调电阻，以调节基准电压。具体地，第一 NPN晶体管Ql的基极连接第二 NPN晶体管Q2的基极以及第一运算放大器Al的反相输入端,第一 NPN晶体管Ql的集电极连接第一运算放大器Al的同相输入端以及第二运算放大器A2的反相输入端，第一 NPN晶体管Ql的发射极接地GND，第二 NPN晶体管Q2的集电极连接第二运算放大器A2的同相输入端。第一电阻Rl的一端连接第一运算放大器Al的反相输入端,第一电阻Rl的另一端接地GND。第二电阻R2的一端连接第二 NPN晶体管Q2的发射极，第二电阻R2的另一端接地 GND。电流镜电路121包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5。第一 PMOS管Pl的源极、第二 PMOS管P2的源极、第三PMOS管P3的源极、第四PMOS管P4的源极以及第五PMOS管P5的源极均连接电源VDD，第一 PMOS管Pl的栅极连接第二 PMOS管P2的栅极、第五PMOS管P5的栅极以及第一运算放大器Al的输出端，第一 PMOS管Pl的漏极连接第一运算放大器Al的同相输入端、第二 PMOS管P2的漏极连接第二运算放大器A2的同相输入端，第三PMOS管P3的栅极连接第四PMOS管P4的栅极以及第二运算放大器A2的输出端，第三PMOS管P3的漏极连接第一运算放大器Al的反相输入端，第四PMOS管P4的漏极和第五PMOS管P5的漏极并联作为电流镜电路121的输出端，第二 PMOS管P2的漏极和第三PMOS管P3的漏极作为电流镜电路121的两个输入端。下面将介绍本实施例的指数补偿带隙基准电压源10产生与温度无关的基准电压的具体工作过程，为了清楚描述，图I中设置了若干节点(么、8、(、03、？、6、10:在本实施例中，图I中所有的MOS管的失配以及电阻的失配均忽略不计。第一运算放大器Al和第二运算放大器A2，均为一级运放，增益足够大并且无输入失调，因此，由“虚短”可知，节点C、节点E、节点F处的电压相等。已知晶体管的电流与基极-发射极电压之间的关系为
权利要求
1.一种指数补偿带隙基准电压源，其特征在于，所述指数补偿带隙基准电压源包括指数补偿带隙基准电路，用于产生与温度无关的基准电压，所述指数补偿带隙基准电路包括电流镜电路，包括输出端以及至少一个输入端；带隙主体电路，包括第一 NPN晶体管Q1、第二 NPN晶体管Q2、第一运算放大器Al以及第二运算放大器A2，所述第一运算放大器Al以及所述第二运算放大器A2耦接至所述电流镜电路的输出端，所述第一 NPN晶体管Ql耦接至所述第一运算放大器Al，所述第二 NPN晶体管Q2耦接至所述第二运算放大器A2 ；第一电阻，所述第一电阻Rl耦接至所述第一运算放大器Al ；第二电阻，所述第二电阻R2耦接至所述第二 NPN晶体管Q2 ；第三电阻，所述第三电阻R3的一端连接所述输出端，所述第三电阻R3的另一端接地。
2.根据权利要求I所述的指数补偿带隙基准电压源，其特征在于，所述第一NPN晶体管 Ql的基极连接所述第二 NPN晶体管Q2的基极以及所述第一运算放大器Al的反相输入端， 所述第一 NPN晶体管Ql的集电极连接所述第一运算放大器Al的同相输入端以及所述第二运算放大器A2的反相输入端，所述第一 NPN晶体管Ql的发射极接地，所述第二 NPN晶体管 Q2的集电极连接所述第二运算放大器A2的同相输入端。
3.根据权利要求2所述的指数补偿带隙基准电压源，其特征在于，所述第一电阻Rl的一端连接所述第一运算放大器Al的反相输入端，所述第一电阻Rl的另一端接地。
4.根据权利要求3所述的指数补偿带隙基准电压源，其特征在于，所述第二电阻R2的一端连接所述第二 NPN晶体管Q2的发射极，所述第二电阻R2的另一端接地。
5.根据权利要求4所述的指数补偿带隙基准电压源，其特征在于，所述电流镜电路包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5， 其中所述第一 PMOS管Pl的源极、所述第二 PMOS管P2的源极、所述第三PMOS管P3的源极、 所述第四PMOS管P4的源极以及所述第五PMOS管P5的源极均连接电源，所述第一 PMOS管 Pl的栅极连接所述第二 PMOS管P2的栅极、所述第五PMOS管P5的栅极以及所述第一运算放大器Al的输出端，所述第一 PMOS管Pl的漏极连接所述第一运算放大器Al的同相输入端、所述第二 PMOS管P2的漏极连接所述第二运算放大器A2的同相输入端，所述第三PMOS 管P3的栅极连接所述第四PMOS管P4的栅极以及所述第二运算放大器A2的输出端，所述第三PMOS管P3的漏极连接所述第一运算放大器Al的反相输入端，所述第四PMOS管P4的漏极和所述第五PMOS管P5的漏极并联作为所述输出端，所述第二 PMOS管P2的漏极和所述第三PMOS管P3的漏极作为所述两个输入端。
6.根据权利要求4所述的指数补偿带隙基准电压源，其特征在于，所述电流镜电路包括第一 PMOS管P1、第二 PMOS管P2，第三PMOS管P3和第四PMOS管P4，其中所述第一 PMOS管Pl的源极、所述第二 PMOS管P2的源极，所述第三PMOS管P3的源极以及所述第四PMOS管P4的源极均连接电源VDD，所述第一 PMOS管Pl的栅极连接所述第二 PMOS管P2的栅极以及所述第一运算放大器Al的输出端，所述第一 PMOS管Pl的漏极连接所述第一运算放大器Al的同相输入端，所述第二 PMOS管P2的漏极连接所述第二运算放大器A2的同相输入端，所述第三PMOS管P3的栅极连接所述第四PMOS管P4的栅极以及所述第二运算放大器A2的输出端，所述第三PMOS管P3的漏极连接所述第一运算放大器Al的反相输入端，所述第四PMOS管P4的漏极作为所述输出端，所述第三PMOS管P3的漏极作为所述输入端。
7.根据权利要求6所述的指数补偿带隙基准电压源，其特征在于，所述指数补偿带隙基准电路还包括第四电阻R4，所述第四电阻R4的一端连接所述第一 NPN晶体管Ql的发射极以及所述第二电阻R2的所述另一端，所述第四电阻R4的另一端接地。
8.根据权利要求5或7所述的指数补偿带隙基准电压源，其特征在于，所述指数补偿带隙基准电压源还包括启动电路，所述启动电路用于在所述指数补偿带隙基准电路接通所述电源VDD时，使所述指数补偿带隙基准电路逐步脱离简并状态，直至所述电流镜电路、所述第一 NPN晶体管Ql以及所述第二 NPN晶体管Q2工作在正常状态。
9.根据权利要求8所述的指数补偿带隙基准电压源，其特征在于，所述启动电路包括第六PMOS管P6、第七PMOS管P7、第一 NMOS管NI、第二 NMOS管N2、第三NMOS管N3以及第四NMOS管N4，所述第六PMOS管P6的源极和所述第七PMOS管P7的源极连接所述电源VDD， 所述第六PMOS管P6的栅极连接所述第一 PMOS管Pl的栅极，所述第六PMOS管P6的漏极连接所述第一 NMOS管NI的漏极，所述第七PMOS管P7的栅极接地，所述第七PMOS管P7的漏极连接所述第二匪OS管N2的漏极，所述第一 NMOS管NI的栅极连接所述第二 NMOS管N2 的栅极且与所述第一 NMOS管NI的漏极短接，所述第一 NMOS管NI的源极和所述第二 NMOS 管N2的源极接地，所述第三NMOS管N3的源极和所述第四NMOS管N4的源极接地，所述第三NMOS管N3的栅极和所述第四NMOS管N4的栅极连接所述第二 NMOS管N2的漏极，所述第三NMOS管N3的漏极反馈至所述第三PMOS管P3的栅极，所述第四NMOS管N4的漏极反馈至所述第一 PMOS管Pl的栅极。
10.根据权利要求I所述的指数补偿带隙基准电压源，其特征在于，所述第三电阻R3为可调电阻，以调节所述基准电压。全文摘要
本发明公开了一种指数补偿带隙基准电压源。其包括指数补偿带隙基准电路，用于产生与温度无关的基准电压，指数补偿带隙基准电路包括电流镜电路、带隙主体电路、第一电阻、第二电阻和第三电阻。电流镜电路具有输出端和至少一个输入端。带隙主体电路包括第一NPN晶体管、第二NPN晶体管、第一运算放大器以及第二运算放大器。第一运算放大器以及第二运算放大器耦接至输出端，第一NPN晶体管耦接至第一运算放大器，第二NPN晶体管耦接至第二运算放大器。第一电阻耦接至第一运算放大器。第二电阻耦接至第二NPN晶体管。第三电阻的一端连接输出端，另一端接地。本发明的指数补偿带隙基准电压源能够提高基准电压的稳定性，不需要额外增加补偿电路。
文档编号G05F1/567GK102981546SQ20121048329
公开日2013年3月20日 申请日期2012年11月23日 优先权日2012年11月23日
发明者赵辉, 沈晔, 庄奕琪, 汤华莲, 刘俊逸 申请人:国民技术股份有限公司