技术领域本发明是有关于一种数据采样电路模块，且特别是有关于一种数据采样电路模块、数据采样方法及存储器存储装置。
背景技术：
一般而言，为了节省信号传输的功率消耗，某些信号会被以差分信号的方式来进行传输。在接收端装置接收到一组差分信号之后，此差分信号会被恢复成一个数据串流。此数据串流由一连串的脉冲组成，并且此些脉冲的波形会与所欲传输的比特数据有关。例如，某一种波形是表示传输比特数据“1”，而另一种波形是表示传输比特数据“0”。传统上，为了识别出上述数据串流中各个脉冲的波形，接收端装置会通过一个时脉频率非常高的时脉信号来对此数据串流进行大量地采样，并且通过分析采样得到的信号是落在数据串流中的逻辑高或逻辑低，来重建出数据串流中的脉冲波形。然而，这种采样方式需要使用频率非常高的时脉信号，对于系统的功率消耗较大，且使用上效率也不佳。
技术实现要素：
本发明提供一种数据采样电路模块、数据采样方法及存储器存储装置，可有效提升对接收到的差分信号进行处理的效率。本发明的一范例实施例提供一种数据采样电路模块，其包括差分信号转换电路、采样电路及比特数据输出电路。所述差分信号转换电路用以接收差分信号并且根据所述差分信号产生输入数据串流。所述采样电路电性连接所述差分信号转换电路，其中所述采样电路用以根据所述输入数据串流的多个连续转态点来采样时脉信号并且输出采样信号。所述比特数据输出电路电性连接所述采样电路并且用以根据所述采样信号来输出对应于所述输入数据串流的比特数据串流。在本发明的一范例实施例中，所述连续转态点属于同一个时脉周期，所述连续转态点包括第一转态点、第二转态点及第三转态点，所述第一转态点与所述第三转态点是属于上升沿与下降沿的其中之一，并且所述第二转态点是属于所述上升沿与所述下降沿的其中之另一。在本发明的一范例实施例中，所述比特数据输出电路包括至少一计算电路与比较电路。所述计算电路用以根据所述采样信号来获得所述连续转态点间的相对关系。所述比较电路电性连接至所述计算电路并且用以根据所述连续转态点间的相对关系来决定比特数据。在本发明的一范例实施例中，所述比特数据输出电路还包括输出电路。所述输出电路电性连接至所述差分信号转换电路与所述比较电路并且用以根据所述输入数据串流与所述比特数据来输出所述比特数据串流。在本发明的一范例实施例中，所述计算电路包括第一计算电路，所述第一计算电路用以根据所述采样信号来计算所述第一转态点与所述第二转态点的第一时间差，其中所述比较电路用以比较所述第一时间差与门槛值并且根据比较结果来决定所述比特数据。在本发明的一范例实施例中，所述计算电路还包括第二计算电路，所述第二计算电路用以根据所述采样信号来计算所述第一转态点与所述第三转态点的第二时间差。在本发明的一范例实施例中，所述比较电路比较所述第一时间差与所述门槛值并且根据所述比较结果来决定所述比特数据的操作包括：判断所述第一时间差是否大于所述第二时间差的一半；若所述第一时间差大于所述第二时间差的一半，输出第一比特数据；以及若所述第一时间差不大于所述第二时间差的一半，输出第二比特数据。在本发明的一范例实施例中，所述计算电路还包括第三计算电路，所述第三计算电路用以根据所述采样信号来计算所述第二转态点与所述第三转态点的第三时间差。在本发明的一范例实施例中，所述比较电路比较所述第一时间差与所述门槛值并且根据所述比较结果来决定所述比特数据的操作包括：判断所述第一时间差是否大于所述第三时间差；若所述第一时间差大于所述第三时间差，输出第一比特数据；以及若所述第一时间差不大于所述第三时间差，输出第二比特数据。在本发明的一范例实施例中，所述采样电路包括第一采样电路、第二采样电路及第三采样电路。所述第一采样电路用以根据所述第一转态点来采样所述时脉信号并且输出第一采样数据。所述第二采样电路用以根据所述第二转态点来采样所述时脉信号并且输出第二采样数据。所述第三采样电路用以根据所述第三转态点来采样所述时脉信号并且输出第三采样数据。在本发明的一范例实施例中，所述第一采样电路、所述第二采样电路及所述第三采样电路各包括D型触发器。本发明的另一范例实施例提供一种数据采样方法，其包括：接收差分信号并且根据所述差分信号产生输入数据串流；根据所述输入数据串流的多个连续转态点来采样时脉信号并且输出采样信号；以及根据所述采样信号来输出对应于所述输入数据串流的比特数据串流。在本发明的一范例实施例中，根据所述采样信号来输出对应于所述输入数据串流的所述比特数据串流的步骤包括：根据所述采样信号来获得所述连续转态点间的相对关系；以及根据所述连续转态点间的相对关系来决定比特数据。在本发明的一范例实施例中，根据所述采样信号来输出对应于所述输入数据串流的所述比特数据串流的步骤还包括：根据所述输入数据串流与所述比特数据来输出所述比特数据串流。在本发明的一范例实施例中，根据所述采样信号来获得所述连续转态点间的相对关系的步骤包括：根据所述采样信号来计算所述第一转态点与所述第二转态点的第一时间差，而根据所述连续转态点间的相对关系来决定所述比特数据的步骤包括：比较所述第一时间差与门槛值并且根据比较结果来决定比特数据。在本发明的一范例实施例中，根据所述采样信号来获得所述连续转态点间的相对关系的步骤还包括：根据所述采样信号来计算所述第一转态点与所述第三转态点的第二时间差。在本发明的一范例实施例中，比较所述第一时间差与所述门槛值并且根据所述比较结果来决定所述比特数据的步骤包括：判断所述第一时间差是否大于所述第二时间差的一半；若所述第一时间差大于所述第二时间差的一半，输出第一比特数据；以及若所述第一时间差不大于所述第二时间差的一半，输出第二比特数据。在本发明的一范例实施例中，根据所述采样信号来获得所述连续转态点间的相对关系的步骤还包括：根据所述采样信号来计算所述第二转态点与所述第三转态点的第三时间差。在本发明的一范例实施例中，比较所述第一时间差与所述门槛值并且根据所述比较结果来决定所述比特数据的步骤包括：判断所述第一时间差是否大于所述第三时间差；若所述第一时间差大于所述第三时间差，输出第一比特数据；以及若所述第一时间差不大于所述第三时间差，输出第二比特数据。在本发明的一范例实施例中，根据所述输入数据串流的所述连续转态点来采样所述时脉信号并且输出所述采样信号的步骤包括：根据所述第一转态点来采样所述时脉信号并且输出第一采样数据；根据所述第二转态点来采样所述时脉信号并且输出第二采样数据；以及根据所述第三转态点来采样所述时脉信号并且输出第三采样数据。本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以电性连接至主机系统。所述可复写式非易失性存储器模块包括多个实体抹除单元。所述存储器控制电路单元电性连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述连接接口单元包括数据采样电路模块。所述数据采样电路模块包括差分信号转换电路、采样电路及比特数据输出电路。所述差分信号转换电路用以接收差分信号并且根据所述差分信号产生输入数据串流。所述采样电路电性连接所述差分信号转换电路，其中所述采样电路用以根据所述输入数据串流的多个连续转态点来采样时脉信号并且输出采样信号。所述比特数据输出电路电性连接所述采样电路并且用以根据所述采样信号来输出对应于所述输入数据串流的比特数据串流。基于上述，在将接收到的差分信号转换为输入数据串流之后，本发明可根据此输入数据串流的多个连续转态点来对一个时脉信号进行采样，并且根据采样得到的采样信号来产生对应于所述输入数据串流的比特数据串流。藉此，可有效提升对接收到的差分信号进行处理的效率。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是根据本发明的一范例实施例所示出的数据采样电路模块的示意图；图2是根据本发明的一范例实施例所示出的产生输入数据串流的示意图；图3是根据本发明的一范例实施例所示出的输入数据串流的示意图；图4是根据本发明的一范例实施例所示出的数据采样电路模块的示意图；图5是根据本发明的另一范例实施例所示出的数据采样电路模块的示意图；图6是根据本发明的一范例实施例所示出的数据采样方法的流程图；图7是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；图8是根据本发明的一范例实施例所示出的电脑系统与输入/输出装置的示意图；图9是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图；图10是示出图7所示的存储器存储装置的概要方块图；图11是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。附图标记说明：10、40、50：数据采样电路模块；11、41：差分信号转换电路；12、42、421～423：采样电路；13、43：比特数据输出电路；44：时脉信号产生电路；411：差分放大器；4210、4220、4230：D型触发器；431、432、532：计算电路；433、533：比较电路；434：输出电路；BD：比特数据；BDS：比特数据串流；CS：时脉信号；D1～D4：区间；IDS：输入数据串流；RXDP、RXDN：差分信号；SD、SD1～SD3：采样信号；TD1、TD2：时间差；TP1～TP11：转态点；WV21～WV26、WV31～WV35：脉冲；S601～S603：步骤；100：存储器存储装置；1000：主机系统；1100：电脑；1102：微处理器；1104：随机存取存储器；1106：输入/输出装置；1108：系统总线；1110：数据传输接口；1202：鼠标；1204：键盘；1206：显示器；1208：打印机；1212：U盘；1214：存储卡；1216：固态硬盘；1310：数码相机；1312：SD卡；1314：MMC卡；1316：记忆棒；1318：CF卡；1320：嵌入式存储装置；1002：连接接口单元；1004：存储器控制电路单元；1006：可复写式非易失性存储器模块；304(0)～304(R)：实体抹除单元；202：存储器管理电路；204：主机接口；206：存储器接口；252：缓冲存储器；254：电源管理电路；256：错误检测与校正电路。具体实施方式以下提出多个实施例来说明本发明，然而本发明不仅限于所示的多个实施例。又实施例之间也允许有适当的结合。在本案说明书全文(包括申请专利范围)中所使用的“电性连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置电性连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。图1是根据本发明的一范例实施例所示出的数据采样电路模块的示意图。请参照图1，数据采样电路模块10包括差分信号转换电路11、采样电路12及比特数据输出电路13。差分信号转换电路11用以接收差分信号RXDP与RXDN并且根据差分信号RXDP与RXDN产生输入数据串流IDS。其中，差分信号RXDP与RXDN分别是利用脉冲宽度调制(PulseWidthModulation,简称PWM)技术所产生的脉冲宽度调制信号。差分信号RXDP与RXDN的振幅相同，并且差分信号RXDP与RXDN的相位相反。在本范例实施例中，差分信号转换电路11会将模拟的差分信号RXDP与RXDN转换为数字的输入数据串流IDS。图2是根据本发明的一范例实施例所示出的产生输入数据串流的示意图。请参照图2，若接收到差分信号RXDP中的一个脉冲WV21与差分信号RXDN中的一个脉冲WV22，差分信号转换电路11会将脉冲WV21与WV22转换为输入数据串流IDS中的一个脉冲WV23。其中，脉冲WV21～WV23的长度都符合一个时脉周期，且脉冲WV23中逻辑低(logiclow)的区间D1长于其中逻辑高(logichigh)的区间D2。此外，若接收到差分信号RXDP中的一个脉冲WV24与差分信号RXDN中的一个脉冲WV25，则差分信号转换电路11会将脉冲WV24与WV25转换为输入数据串流IDS中的一个脉冲WV26。其中，脉冲WV24～WV26的长度也都符合一个时脉周期，且脉冲WV26中逻辑低的区间D3短于其中逻辑高的区间D4。在本范例实施例中，脉冲WV23与WV26用以表示不同类型的比特数据。例如，脉冲WV23表示比特数据“1”，并且脉冲WV26表示比特数据“0”。数据采样电路模块10需要识别出输入数据串流IDS中的脉冲WV23与WV26，以输出相对应的比特数据。在另一范例实施例中，脉冲WV23也可以表示比特数据“0”，并且脉冲WV26也可以表示比特数据“1”。此外，在另一范例实施例中，输入数据串流IDS中不同波形的脉冲也可以用来表示任意两种不同类型且比特数目不限的比特数据。数据采样电路模块10可以根据输入数据串流IDS输出对应的比特数据。采样电路12电性连接差分信号转换电路11。采样电路12用以根据输入数据串流IDS中的多个连续转态点(turnstates)来采样一个时脉信号并且输出采样信号SD。在此，一个转态点是指脉冲从逻辑高转换为逻辑低或者从逻辑低转换为逻辑高之处；而时脉信号则例如是数据采样电路模块10自行产生的一个内部时脉信号或者是数据采样电路模块10所在的电子装置(例如，存储器存储装置或存储器控制电路单元)所提供的时脉信号。此时脉信号的时脉频率会高于输入数据串流IDS的时脉频率。例如，此时脉信号的时脉频率可以是输入数据串流IDS的时脉频率的5～6倍。例如，假设图2所示的一个脉冲的时脉频率为72兆赫兹(MegaHertz,简称MHz)，则此时脉信号的时脉频率可以例如是360～432兆赫兹。然而，此时脉信号的时脉频率也可以是更高或更低，并且此时脉信号的时脉频率与输入数据串流IDS的时脉频率之间的关系也可以视实务上的需求而调整，本发明不加以限制。此外，采样信号SD用以指示被采样的多个连续转态点在时间上的相对关系。比特数据输出电路13电性连接采样电路12。比特数据输出电路13用以根据采样信号SD来输出对应于输入数据串流IDS的比特数据串流BDS。例如，比特数据输出电路13会根据采样信号SD来获得输入数据串流IDS中的多个转态点在时间上的相对关系，根据此相对关系来决定输入数据串流IDS中各个脉冲的波形以及其所代表的数据比特，并且据以输出对应的数据比特串流BDS。图3是根据本发明的一范例实施例所示出的输入数据串流的示意图。请参照图3，假设输入数据串流IDS包括代表比特数据“1”、“0”、“0”、“1”及“1”的脉冲WV31～WV35(以一个时脉周期来划分一个脉冲)，采样电路12会根据转态点TP1～TP11来采样一个时脉信号并输出对应的输出采样信号SD。比特数据输出电路13可根据此采样信号SD来识别出每一个脉冲WV31～WV35的波形是属于图2中脉冲WV23或WV26的波形并且据以输出对应的数据比特串流BDS。以脉冲WV31为例，采样电路12会根据属于同一个时脉周期的转态点TP1、TP2及TP3来采样时脉信号。其中，转态点TP1与TP3分别是指脉冲WV31从逻辑高转换为逻辑低之处，并且转态点TP2则是指脉冲WV7从逻辑低转换为逻辑高之处。换言之，转态点TP1与TP3是属于脉冲WV31的下降沿(fallingedges)，并且转态点TP2是属于脉冲WV31的上升沿(raisingedge)。根据所采样的时脉信号，采样电路12会输出对应的采样信号SD。在此，采样信号SD可用以指示转态点TP1、TP2及TP3在时间上的相对关系。例如，采样信号SD可指示转态点TP1与TP2的时间差、转态点TP1与TP3的时间差及/或转态点TP2与TP3的时间差。根据采样信号SD，比特数据输出电路13会得知转态点TP1与TP2的时间差小于转态点TP2与TP3的时间差(即，脉冲WV31的波形是属于图2中脉冲WV23的波形)，从而决定脉冲WV31是表示比特数据“1”。以脉冲WV32为另一例，采样电路12会根据属于同一个时脉周期的转态点TP3、TP4及TP5来采样时脉信号。其中，转态点TP3与TP5分别是指脉冲WV32从逻辑高转换为逻辑低之处，并且转态点TP4则是指脉冲WV32从逻辑低转换为逻辑高之处。换言之，转态点TP3与TP5是属于脉冲WV32的下降沿，并且转态点TP2是属于脉冲WV32的上升沿。根据所采样的时脉信号，采样电路12会输出对应的采样信号SD。在此，采样信号SD可用以指示转态点TP3、TP4及TP5在时间上的相对关系。例如，采样信号SD可指示转态点TP3与TP4的时间差、转态点TP3与TP5的时间差及/或转态点TP4与TP5的时间差。根据采样信号SD，比特数据输出电路13会得知转态点TP3与TP4的时间差大于转态点TP4与TP5的时间差(即，脉冲WV32的波形是属于图2中脉冲WV26的波形)，从而决定脉冲WV32是表示比特数据“0”。上述识别脉冲WV31与WV32的波形的操作可以应用于识别脉冲WV33～WV35，在此便不重复赘述。值得一提的是，上述范例实施例是以转态点的时间差来表示转态点在时间上的相对关系，然而，在另一范例实施例中，转态点在时间上的相对关系也可以是以转态点之间的距离或者信号中高、低逻辑的转换频率或计次数等方式来表示，本发明不加以限制。此外，在另一范例实施例中，若将输入数据串流IDS的相位反转，则转态点TP1与TP3会改变为属于脉冲WV31的上升沿，并且转态点TP2会改变为属于脉冲WV31的下降沿，其余的转态点TP4～TP11以此类推。图4是根据本发明的一范例实施例所示出的数据采样电路模块的示意图。请参照图4，数据采样电路模块40包括差分信号转换电路41、采样电路42、比特数据输出电路43及时脉信号产生电路44。时脉信号产生电路44用以提供时脉信号CS。例如，时脉信号产生电路44包括一个震荡器(oscillator)。差分信号转换电路41包括差分放大器411。差分放大器411用以接收差分信号RXDP与RXDN并根据差分信号RXDP与RXDN来执行差分放大以产生输入数据串流IDS。采样电路42包括采样电路421～423。采样电路421～423用以接收输入数据串流IDS。采样电路421～423会根据输入数据串流IDS中连续的多个转态点来对时脉信号CS进行采样并且分别输出采样信号SD1～SD3。在分析输入数据串流IDS中属于同一个时脉周期的一个脉冲时，采样信号SD1～SD3即是用以指示此脉冲的3个连续转态点(例如，图3中的转态点TP1～TP3)在时间上的相对关系。在本范例实施例中，采样电路421包括D型触发器(D-typeflip-flop)4210，采样电路422包括D型触发器4220，并且采样电路423包括D型触发器4230。由于D型触发器4210～4230都是基于输入数据串流IDS的正沿(即，上升沿)触发来对时脉信号CS进行采样，故输入数据串流IDS在输入至D型触发器4210之前会先经过一个反相器(Inverter)或非门(Notgate)元件以进行相位反转。藉此，当分析图3所示的脉冲WV31时，采样电路422会根据转态点TP1来采样时脉信号CS，采样电路421会根据转态点TP2来采样时脉信号CS，并且采样电路423会根据转态点TP3来采样时脉信号CS。比特数据输出电路43包括计算电路431、计算电路432、比较电路433及输出电路434。计算电路431与计算电路432也可以实施为同一个电路或更多电路，本发明不加以限制。计算电路431与计算电路432用以根据采样信号SD1～SD3来获得输入数据串流IDS中的多个连续转态点的相对关系。比较电路433用以根据此相对关系来决定输入数据串流IDS中各个脉冲的波形以及其所代表的数据比特。输出电路434用以根据比较电路433所输出的比特数据来输出对应的数据比特串流BDS。以下根据图4的范例实施例来对比特数据输出电路43进行更详细的说明。计算电路431电性连接至采样电路421与422并且用以接收采样信号SD1与SD2。计算电路431会根据采样信号SD1与SD2来计算并输出采样信号SD1与SD2所指示的两个转态点的时间差TD1。例如，在本范例实施例中，当分析图3所示的脉冲WV31时，时间差TD1即为转态点TP1与TP2的时间差。计算电路432电性连接至采样电路422与423并且用以接收采样信号SD2与SD3。计算电路431会根据采样信号SD2与SD3来计算并输出采样信号SD2与SD3所指示的两个转态点的时间差TD2。例如，在本范例实施例中，当分析图3所示的脉冲WV31时，时间差TD2即为转态点TP1与TP3的时间差。比较电路433电性连接至计算电路431与432。比较电路433用以接收时间差TD1与TD2并且将时间差TD1与一个门槛值进行比较。根据时间差TD1与此门槛值的比较结果，比较电路433会决定对应的一个比特数据BD。在本范例实施例中，比较电路433会将时间差TD2的一半作为此门槛值。藉此，在分析图3所示的输入数据串流IDS时，比较电路433会判断时间差TD1是否大于时间差TD2的一半；若时间差TD1大于时间差TD2的一半，比较电路433会决定输出比特数据“0”；若时间差TD1不大于(例如，小于或等于)时间差TD2的一半，则比较电路433会决定输出比特数据“1”。上述获得时间差TD1与TD2、将时间差TD1与门槛值进行比较并且据以决定对应的一个比特数据的操作会被重复执行，直到输入数据串流IDS中的每一个脉冲都被分析过为止。例如，对应于图3所示的输入数据串流IDS，比特数据“1”、“0”、“0”、“1”及“1”会被决定并且被输出。输出电路434电性连接至差分信号转换电路41与比较电路433并且用以接收输入数据串流IDS与比特数据BD。输出电路434会根据输入数据串流IDS与比特数据BD来输出比特数据串流BDS。具体而言，输出电路434是根据输入数据串流IDS的时脉来采样依序接收到的比特数据BD以输出比特数据串流BDS。其中，根据输入数据串流IDS的时脉来采样比特数据BD的操作类似于将输出电路434依序接收到的比特数据BD与输入数据串流IDS的时脉对齐。需注意的是，图4仅为本发明的一范例实施例，本发明并不将采样电路的布局方式限制于如图4所示的采样电路42的布局方式。若采样电路421～423的电性连接方式及/或其内部的电路设计改变，则采样电路421～423所在每一个脉冲中进行采样的转态点可能会改变，并且比较电路433执行的判断操作也可能会对应改变。图5是根据本发明的另一范例实施例所示出的数据采样电路模块的示意图。请参照图5，本范例实施例与图4的范例实施例的差别之处在于，在本范例实施例中，计算电路532是电性连接至采样电路421与423并且用以接收采样信号SD1与SD3。计算电路532会根据采样信号SD1与SD3来计算并输出采样信号SD1与SD3所指示的两个转态点的时间差TD2。例如，在本范例实施例中，当分析图3所示的脉冲WV31时，时间差TD2即为转态点TP2与TP3的时间差。比较电路533会接收时间差TD1与TD2并且将时间差TD1与一个门槛值进行比较。根据时间差TD1与此门槛值的比较结果，比较电路433会决定对应的一个比特数据BD。本范例实施例与图4的范例实施例的另一差别之处在于，在本范例实施例中，比较电路533会将时间差TD2作为此门槛值。藉此，在分析图3所示的输入数据串流IDS时，比较电路533会判断时间差TD1是否大于时间差TD2；若时间差TD1大于时间差TD2，比较电路533会决定输出比特数据“0”；若时间差TD1不大于(例如，小于或等于)时间差TD2，则比较电路533会决定输出比特数据“1”。对应于图3所示的输入数据串流IDS，比特数据“1”、“0”、“0”、“1”及“1”同样会被决定并且被比较电路533输出。值得一提的是，虽然图5的范例实施例是以改变采样电路的电性连接方式来达到特定的功能，然而，在另一范例实施例中，也可以是通过改变采样电路的内部电路结构来达到相同或相似的功能。例如，在图4的另一范例实施例中，若将原先设置在采样电路421中的反相器或非门元件移除并且改为设置在采样电路422中以对欲输入至D型触发器4220的输入数据串流IDS执行相位反转，则同样可达到改变采样电路的电性连接方式所提供的功能。此外，图4与图5所示出的数据采样电路模块的电路结构仅为范例，任何有用的电子元件都可以被额外加入至图4与图5所示出的数据采样电路模块中，以符合实务上的需求。图6是根据本发明的一范例实施例所示出的数据采样方法的流程图。请参照图6，在步骤S601中，接收差分信号并且根据所述差分信号产生输入数据串流。在步骤S602中，根据所述输入数据串流的多个连续转态点来采样时脉信号并且输出采样信号。在步骤S603中，根据所述采样信号来输出对应于所述输入数据串流的比特数据串流。然而，图6中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图6中各步骤可以实施为多个程序或是电路，本发明不加以限制。此外，图6的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。在本范例实施例中，上述提出的数据采样电路模块与数据采样方法是用于存储器存储装置(也称，存储器存储系统)中，或者是用于用以控制此存储器存储装置的存储器控制电路单元中。然而，在另一范例实施例中，上述提出的数据采样电路模块与数据采样方法也可以是用于智能手机、平板电脑、笔记本电脑等各种电子装置或通信装置，本发明不加以限制。一般来说，存储器存储装置包括可复写式非易失性存储器模块与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。图7是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。图8是根据本发明的一范例实施例所示出的电脑系统与输入/输出装置的示意图。图9是根据本发明的一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图7，主机系统1000一般包括电脑1100与输入/输出(input/output,简称I/O)装置1106。电脑1100包括微处理器1102、随机存取存储器(randomaccessmemory,简称RAM)1104、系统总线1108与数据传输接口1110。输入/输出装置1106包括如图2的鼠标1202、键盘1204、显示器1206与打印机1208。必须了解的是，图8所示的装置非限制输入/输出装置1106，输入/输出装置1106可还包括其他装置。存储器存储装置100是通过数据传输接口1110与主机系统1000的其他元件电性连接。通过微处理器1102、随机存取存储器1104与输入/输出装置1106的操作可将数据写入至存储器存储装置100或从存储器存储装置100中读取数据。例如，存储器存储装置100可以是如图8所示的U盘1212、存储卡1214或固态硬盘(SolidStateDrive,简称SSD)1216等的可复写式非易失性存储器存储装置。一般而言，主机系统1000为可实质地与存储器存储装置100配合以存储数据的任意系统。虽然在本范例实施例中，主机系统1000是以电脑系统来作说明，然而，在本发明另一范例实施例中主机系统1000可以是数码相机、摄像机、通信装置、音频播放器或视频播放器等系统。例如，在主机系统为数码相机(摄像机)1310时，可复写式非易失性存储器存储装置则为其所使用的SD卡1312、MMC卡1314、记忆棒(memorystick)1316、CF卡1318或嵌入式存储装置1320(如图9所示)。嵌入式存储装置1320包括嵌入式多媒体卡(EmbeddedMMC,简称eMMC)。值得一提的是，嵌入式多媒体卡是直接电性连接于主机系统的基板上。图10是示出图7所示的存储器存储装置的概要方块图。请参照图10，存储器存储装置100包括连接接口单元1002、存储器控制电路单元1004与可复写式非易失性存储器模块1006。在本范例实施例中，连接接口单元1002是兼容于串行高级技术附件(SerialAdvancedTechnologyAttachment,简称SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元1002也可以是符合并行高级技术附件(ParallelAdvancedTechnologyAttachment,简称PATA)标准、电气和电子工程师协会(InstituteofElectricalandElectronicEngineers,简称IEEE)1394标准、高速外设部件互连(PeripheralComponentInterconnectExpress,简称PCIExpress)标准、通用串行总线(UniversalSerialBus,简称USB)标准、超高速一代(UltraHighSpeed-I,简称UHS-I)接口标准、超高速二代(UltraHighSpeed-II,简称UHS-II)接口标准、安全数码(SecureDigital,简称SD)接口标准、记忆棒(MemoryStick,简称MS)接口标准、多媒体存储卡(MultiMediaCard,简称MMC)接口标准、紧凑式闪存(CompactFlash,简称CF)接口标准、集成电路设备(IntegratedDeviceElectronics,简称IDE)标准或其他适合的标准。在本范例实施例中，连接接口单元可与存储器控制电路单元封装在一个芯片中，或布设于一包含存储器控制电路单元的芯片外。在一范例实施例中，上述数据采样电路模块10、40或50是设置于连接接口单元1002中，从而可接收来自主机系统1000的差分信号RXDP与RXDN并且输出对应的比特数据串流BDS以供存储器控制电路单元1004使用。存储器控制电路单元1004用以执行以硬件形式或固件形式实施的多个逻辑门或控制指令，并且根据主机系统1000的指令在可复写式非易失性存储器模块1006中进行数据的写入、读取与抹除等操作。可复写式非易失性存储器模块1006是电性连接至存储器控制电路单元1004，并且用以存储主机系统1000所写入的数据。可复写式非易失性存储器模块1006包括实体抹除单元304(0)～304(R)。实体抹除单元304(0)～304(R)可属于同一个存储器晶粒(die)或者属于不同的存储器晶粒。每一实体抹除单元分别具有复数个实体程序化单元，其中属于同一个实体抹除单元的实体程序化单元可被独立地写入且被同时地抹除。在本范例实施例中，每一实体抹除单元是由64个实体程序化单元组成。然而，在本发明的其他范例实施例中，每一实体抹除单元是由128、256个实体程序化单元或其他任意个实体程序化单元所组成。更详细来说，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面或是实体扇(sector)。若实体程序化单元为实体页面，则每一个实体程序化单元通常包括数据比特区与冗余比特区。数据比特区包含多个实体扇，用以存储使用者的数据，而冗余比特区用以存储系统的数据(例如，错误更正码)。在本范例实施例中，每一个数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,简称B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，本发明并不限制实体扇的大小以及个数。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块。在本范例实施例中，可复写式非易失性存储器模块1006为多阶单元(MultiLevelCell，简称MLC)NAND型快速存储器模块(即，一个存储单元中可存储2个比特数据的快速存储器模块)。然而，本发明不限于此，可复写式非易失性存储器模块1006也可是单阶存储单元(SingleLevelCell，SLC)NAND型快速存储器模块(即，一个存储单元中可存储1个比特数据的快速存储器模块)、复数阶存储单元(TrinaryLevelCell，TLC)NAND型快速存储器模块(即，一个存储单元中可存储3个比特数据的快速存储器模块)、其他快速存储器模块或其他具有相同特性的存储器模块。图11是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图11，存储器控制电路单元1004包括存储器管理电路202、主机接口204、存储器接口206及数据采样电路模块208。存储器管理电路202用以控制存储器控制电路单元1004的整体操作。具体来说，存储器管理电路202具有多个控制指令，并且在存储器存储装置100操作时，此些控制指令会被执行以进行数据的写入、读取与抹除等操作。在本范例实施例中，存储器管理电路202的控制指令是以固件形式来实施。例如，存储器管理电路202具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置100操作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等操作。在本发明另一范例实施例中，存储器管理电路202的控制指令也可以程序形式存储于可复写式非易失性存储器模块1006的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路202具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有驱动程序，并且当存储器控制电路单元1004被使能时，微处理器单元会先执行此驱动程序段来将存储于可复写式非易失性存储器模块1006中的控制指令载入至存储器管理电路202的随机存取存储器中。之后，微处理器单元会运行此些控制指令以进行数据的写入、读取与抹除等操作。此外，在本发明另一范例实施例中，存储器管理电路202的控制指令也可以一硬件形式来实施。例如，存储器管理电路202包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。其中，存储单元管理电路用以管理可复写式非易失性存储器模块1006的实体抹除单元；存储器写入电路用以对可复写式非易失性存储器模块1006下达写入指令以将数据写入至可复写式非易失性存储器模块1006中；存储器读取电路用以对可复写式非易失性存储器模块1006下达读取指令以从可复写式非易失性存储器模块1006中读取数据；存储器抹除电路用以对可复写式非易失性存储器模块1006下达抹除指令以将数据从可复写式非易失性存储器模块1006中抹除；而数据处理电路用以处理欲写入至可复写式非易失性存储器模块1006的数据以及从可复写式非易失性存储器模块1006中读取的数据。主机接口204是电性连接至存储器管理电路202并且用以接收与识别主机系统1000所传送的指令与数据。也就是说，主机系统1000所传送的指令与数据会通过主机接口204来传送至存储器管理电路202。在本范例实施例中，主机接口204是兼容于SATA标准。然而，必须了解的是本发明不限于此，主机接口204也可以是兼容于PATA标准、IEEE1394标准、PCIExpress标准、USB标准、UHS-I接口标准、UHS-II接口标准、SD标准、MS标准、MMC标准、CF标准、IDE标准或其他适合的数据传输标准。存储器接口206是电性连接至存储器管理电路202并且用以存取可复写式非易失性存储器模块1006。也就是说，欲写入至可复写式非易失性存储器模块1006的数据会经由存储器接口206转换为可复写式非易失性存储器模块1006所能接受的格式。具体来说，若存储器管理电路202要存取可复写式非易失性存储器模块1106时，存储器接口206会传送对应的指令序列。这些指令序列可包括一或多个信号，或是在总线上的数据。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。在一范例实施例中，存储器控制电路单元1004还包括缓冲存储器252、电源管理电路254及错误检测与校正电路256。缓冲存储器252是电性连接至存储器管理电路202并且用以暂存来自于主机系统1000的数据与指令或来自于可复写式非易失性存储器模块1006的数据。电源管理电路254是电性连接至存储器管理电路202并且用以控制存储器存储装置100的电源。错误检测与校正电路256是电性连接至存储器管理电路202并且用以执行错误检测与校正程序以确保数据的正确性。具体来说，当存储器管理电路202从主机系统1000中接收到写入指令时，错误检测与校正电路256会为对应此写入指令的数据产生对应的错误检测与校正码(ErrorCheckingandCorrectingCode,简称ECCCode)，并且存储器管理电路202会将对应此写入指令的数据与对应的错误检测与校正码写入至可复写式非易失性存储器模块1006中。之后，当存储器管理电路202从可复写式非易失性存储器模块1006中读取数据时会同时读取此数据对应的错误检测与校正码，并且错误检测与校正电路256会依据此错误检测与校正码对所读取的数据执行错误检测与校正程序。值得一提的是，在一范例实施例中，若存储器控制电路单元1004或存储器存储装置100处于休眠、待机或低耗电等非正常工作模式，主机系统1000可以发送一个唤醒信号至存储器存储装置100。此唤醒信号是用以将存储器控制电路单元1004或存储器存储装置100从休眠、待机或低耗电等非正常工作模式中唤醒。通过上述数据采样电路模块10、40或50，存储器管理电路202可以正确地识别出来自主机系统1000的信号是否为唤醒信号。若存储器管理电路202判定当前来自主机系统1000的信号是唤醒信号，则存储器管理电路202会将存储器控制电路单元1004或存储器存储装置100切换为正常工作模式。在一范例实施例中，反应在存储器控制电路单元1004或存储器存储装置100的工作模式，数据采样电路模块10、40或50会自行或者由存储器控制电路单元1004决定是否启动。例如，当存储器控制电路单元1004或存储器存储装置100处于休眠、待机或低耗电等非正常工作模式时，数据采样电路模块10、40或50会被启动；而当存储器控制电路单元1004或存储器存储装置100处于正常工作模式时，数据采样电路模块10、40或50不会被启动。然而，在另一范例实施例中，数据采样电路模块10、40或50则是会始终被启动。例如，反应在存储器存储装置100上电或开机，数据采样电路模块10、40或50就会被启动，直到存储器存储装置100被断电或关机为止。综上所述，在将接收到的差分信号转换为输入数据串流之后，本发明可根据此输入数据串流的多个连续转态点来对一个时脉信号进行采样，并且根据采样得到的采样信号来产生对应于所述输入数据串流的比特数据串流。藉此，本发明所使用的时脉信号的时脉频率将可被降低，并且对接收到的差分信号进行处理的效率将可有效提升。最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。