0042]当所述节点a的电位高于所述第一 NMOS管Nll的阈值电压时，所述第一 NMOS管Nll导通，将所述第一 PMOS管Pll的栅极电位、所述第二 PMOS管P12的栅极电位以及所述第四PMOS管P14的栅极电位拉低，使所述第一 PMOS管Pl1、所述第二 PMOS管P12以及所述第四PMOS管P14导通，所述带隙核心单元11和所述输出单元13启动；
[0043]所述带隙核心单元11启动后，所述运算放大器OPA通过其偏置电流端向所述电流镜单元14提供参考电流，所述电流镜单元14对所述参考电流进行镜像，产生流过所述第三NMOS管N13的镜像电流，即所述第三NMOS管N13导通，将所述节点a拉至低电位，使所述第一 NMOS管Nll截止，所述带隙基准电路进入正常工作状态。
[0044]然而，由于所述第一 NMOS管Nll和所述第三NMOS管N13在所述带隙基准电路启动前均为截止状态，并且所述第一 NMOS管Nll的栅极存在寄生电容，因而在对所述节点a充电时，会使所述节点a的电位出现很大的过冲，所述节点a的电压波形示意图可参考图3所示。
[0045]所述节点a的电位过冲使所述第一 NMOS管Nll的导通程度加深，即流过所述第一NMOS管Nll的尖峰电流非常大，流过所述第一 NMOS管Nll的电流I的波形示意图可参考图4所示。由于所述第一 NMOS管Nll的导通程度加深，所述第一 PMOS管PU、所述第二 PMOS管P12以及所述第四PMOS管P14的栅极电位被拉得过低，因此，所述基准电压Vref在所述带隙基准电路启动时出现很大的过冲电压。
[0046]本发明技术方案提供一种带隙基准电路，能够有效地减小所述带隙基准电路在启动时输出的基准电压的过冲，提高电路系统的稳定性。
[0047]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0048]本发明实施例提供一种带隙基准电路，所述带隙基准电路的电路图如图5所示。参考图5,所述带隙基准电路包括带隙核心单元51、启动单元52、输出单元53以及钳位单元54。
[0049]所述启动单元52包括第一 PMOS管P51、第一电阻R51、限流二极管D0、第一 NMOS管N51以及电流镜单元55。
[0050]所述第一 PMOS管P51的栅极适于输入偏置电压H)，所述第一 PMOS管P51的源极适于连接第一电源线Vdd，所述第一 PMOS管P51的漏极连接所述第一电阻R51的一端。
[0051]所述偏置电压ro为所述带隙基准电路的启动信号，即当需要所述带隙基准电路工作时，向所述第一 PMOS管P51的栅极提供所述偏置电压PD，使所述第一 PMOS管P51导通。所述第一电源线Vdd适于向所述带隙基准电路提供电源电压。本领域技术人员应当了解，所述偏置电压ro和所述第一电源线Vdd提供的电源电压可以根据实际电路结构等条件预置，在此不再赘述。
[0052]所述第一电阻R51的另一端连接所述限流二极管DO的阳极，所述限流二极管DO的阴极连接所述第一 NMOS管N51的栅极和所述电流镜单元55的镜像电流输出端。
[0053]所述电流镜单元55包括第二 NMOS管N52和第三NMOS管N53。
[0054]所述第二 NMOS管N52的漏极连接所述第二 NMOS管N52的栅极和所述第三NMOS管N53的栅极并作为所述电流镜单元55的参考电流输入端，所述第二 NMOS管N52的源极适于连接第二电源线Vss。
[0055]所述第二电源线Vss也适于向所述带隙基准电路提供电源电压，但其提供的电源电压低于所述第一电源线Vdd提供的电源电压。在本实施例中，所述第二电源线Vss提供的电压为地电压。
[0056]所述第三NMOS管N53的漏极作为所述电流镜单元55的镜像电流输出端，所述第三NMOS管N53的源极适于连接所述第二电源线Vss。
[0057]所述电流镜单元55的参考电流输入端适于接收所述带隙核心单元51提供的参考电流，所述电流镜单元55的镜像电流输出端适于输出与所述参考电流成一定比例关系的镜像电流。在本实施例中，由于所述电流镜单元55由NMOS管构成，因此，所述镜像电流是流入所述电流镜单元55的镜像电流输出端，也可以认为所述电流镜单元55的镜像电流输出端输出的是一个负电流。需要说明的是，所述电流镜单元55的电路结构并不限于本实施例的说明，在其他实施例中，所述电流镜单元55也可以由PMOS管或者三极管构成。
[0058]所述第一 NMOS管N51的漏极适于向所述带隙核心单元51和所述输出单元53提供启动电压，所述第一 NMOS管N51的源极适于连接所述第二电源线Vss。
[0059]所述带隙核心单元51包括第二 PMOS管P52、第三PMOS管P53、运算放大器0ΡΑ、第三电阻R53、第四电阻R54、第五电阻R55、第一 PNP管Q51以及第二 PNP管Q52。
[0060]所述第二 PMOS管P52的源极适于连接所述第一电源线Vdd，所述第二 PMOS管P52的栅极连接所述第三PMOS管P53的栅极、所述运算放大器OPA的输出端以及所述第一 NMOS管N51的漏极，所述第二 PMOS管P52的漏极连接所述运算放大器OPA的第一输入端、所述第三电阻R53的一端和所述第四电阻R54的一端。
[0061 ] 所述第三PMOS管P53的源极适于连接所述第一电源线Vdd，所述第三PMOS管P53的漏极连接所述运算放大器OPA的第二输入端、所述第二 PNP管Q52的发射极和所述第五电阻R55的一端。
[0062]需要说明的是，所述运算放大器OPA的第一输入端可以为同相输入端，也可以为反相输入端；相应地，所述运算放大器OPA的第二输入端可以为反相输入端，也可以为同相输入端。
[0063]所述运算放大器OPA的偏置电流端连接所述电流镜单元55的参考电流输入端，即所述电流镜单元55的参考电流输入端接收的参考电流由所述运算放大器OPA提供。
[0064]所述第三电阻R53的另一端连接所述第一 PNP管Q51的发射极。
[0065]所述第四电阻R54的另一端、所述第五电阻R55的另一端、所述第一 PNP管Q51的基极、所述第一 PNP管Q51的集电极、所述第二 PNP管Q52的基极以及所述第二 PNP管Q52的集电极均适于连接所述第二电源线Vss。
[0066]所述输出单元包括第四PMOS管P54和第六电阻R56。
[0067]所述第四PMOS管P54的栅极连接所述第一 NMOS管N51的漏极，所述第四PMOS管P54的源极适于连接所述第一电源线Vdd，所述第四PMOS管P54的漏极连接所述第六电阻R56的一端并适于输出基准电压Vref。
[0068]所述第六电阻R56的另一端适于连接所述第二电源线Nss0
[0069]所述钳位单元54适于对所述第一 NMOS管N51的栅极进行钳位。在本实施例中，所述钳位单元54包括N个依次串联的二极管D1、...、Dn，每个二极管的阳极连接另一个二极管的阴极，第一个二极管Dl的阳极连接所述第一 NMOS管N51的栅极，第N个二极管Dn的阴极适于连接所述第二电源线Vss，N > 1，即所述钳位单元54至少包括一个二极管。
[0070]由于在所述带隙核心单元51和所述输出单元53启动前必须保证所述第一 NMOS管N51导通，因此，所述钳位单元54的钳位电压与所述第一 NMOS管N51的阈值电压相关。进一步，所述钳位电压应当高于所述第一 NMOS管N51的阈值电压，具体电压值可以根据所述第一 NMOS管N51的尺寸进行设置。若所述第一 NMOS管N51的尺寸较大，所述第一 NMOS管N51的驱动能力强，所述钳位电压可以设置得较小；若所述第一NMOS管N51的尺寸较小，所述第一 NMOS管N51的驱动能力弱，所述钳位电压可以设置得较大。
[0071]在本实施例中，所述钳位单元54是由串联的二极管构成，因此，所述钳位电压即所述串联二极管的数量与单个二极管的导通压降的乘积，改变所述串联二极管的数量，就可以改变所述钳位电压的电压值。
[0072]以下对本实施例的带隙基准电路的工作原理进行说明。
[0073]所述启动单元52适于在所述偏置电压H)的控制下，向所述带隙核心单元51和所述输出单元53提供启动电压，以保证所述带隙基准电路能够在电路系统启动(