一种阻抗衰减缓冲器及低压差线性稳压器的制造方法
【专利摘要】本发明属于电子电路技术领域，提供了一种阻抗衰减缓冲器及低压差线性稳压器。在本发明的实施例中，所述低压差线性稳压器包括误差放大器、阻抗衰减缓冲器和匹配管，所述阻抗衰减缓冲器连接在所述误差放大器和所述匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Cc，所述阻抗衰减缓冲器包括补偿电容C0，所述补偿电容C0连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容C0与所述密勒电容Cc共同构成补偿电路以实现频率补偿，这样，在满足LDO性能指标的前提下，可减小密勒电容Cc的值，进而减小芯片的面积，并降低成本。
【专利说明】
一种阻抗衰减缓冲器及低压差线性稳压器
技术领域
[0001]本发明属于电子电路技术领域，尤其涉及一种阻抗衰减缓冲器及低压差线性稳压器。
【背景技术】
[0002]低压差线性稳压器(Low dropout regulator，LD0)相对于传统的稳压器来说，其具有更稳定的输出电压和更小的波纹，因此，在电源管理电路中，是一个非常重要的模块。为了使LDO具有快速的时间相应，并且在轻载重载变化时波纹较小，现有的LDO中都会引入一个阻抗衰减缓冲器buffer，如图1所示，该阻抗衰减缓冲器buffer连接在误差放大器EA和匹配管Q之间，其作用就是衰减阻抗，以实现零极点的调节，让系统的传统函数在负载变化很大的情况下都有很好的相位预度和频率响应。而为了使LDO的输出更加稳定，一般在误差放大器EA和匹配管Ql之间还会接一个密勒电容Ce，用来进行频率补偿。
[0003]为了达到LDO的性能指标，一般情况下，密勒电容Ce的值都会比较大，而在CMOS工艺中，大电容需要比较大的面积，这样会导致芯片的面积增大，并且会增加成本。
【发明内容】
[0004]本发明实施例的目的在于提供一种阻抗衰减缓冲器及低压差线性稳压器，旨在解决传统的LDO中密勒电容的值较大而占用较大的面积，导致芯片面积增大，成本增加的问题。
[0005]本发明实施例是这样实现的，一种阻抗衰减缓冲器，所述阻抗衰减缓冲器连接在误差放大器和匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Ce，所述阻抗衰减缓冲器包括补偿电容CO，所述补偿电容CO连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容CO与所述密勒电容Ce共同构成补偿电路以实现频率补偿。
[0006]进一步的，所述阻抗衰减缓冲器还包括:
[0007]PMOS 管 Q1、NM0S 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和开关管；
[0008]所述匪OS管Q2的漏极、所述PMOS管Ql的漏极、所述PMOS管Ql的源极、所述PMOS管Ql的栅极、所述PMOS管Q3的源极、所述PMOS管Q5的栅极及所述PMOS管Q5的源极共接于电源，所述PMOS管Q3的栅极为所述阻抗衰减缓冲器的输入端，所述PMOS管Q3的源极与所述PMOS管Q5的漏极共接于所述开关管的高电位端，所述PMOS管Q3的漏极与所述NMOS管Q4的漏极共接于所述开关管的控制端，所述NMOS管Q4的源极、所述开关管的低电位端及所述NMOS管Q2的源极共接于地，所述NMOS管Q4的栅极与所述NMOS管Q2的栅极共接于所述NMOS管Q2的漏极。
[0009]进一步的，所述开关管采用匪OS管Q6，所述NMOS管Q6的漏极为所述开关管的高电位端，所述NMOS管Q6的源极为所述开关管的低电位端，所述NMOS管Q6的栅极为所述开关管的控制端。
[0010]进一步的，所述开关管采用NPN型三极管Q7，所述NPN型三极管Q7的集电极为所述开关管的高电位端，所述NPN型三极管Q7的发射极为所述开关管的低电位端，所述NPN型三极管Q7的基极为所述开关管的控制端。
[0011]本发明还提供了一种低压差线性稳压器，所述低压差线性稳压器包括误差放大器、阻抗衰减缓冲器和匹配管，所述阻抗衰减缓冲器连接在所述误差放大器和所述匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Ce，所述阻抗衰减缓冲器包括补偿电容CO，所述补偿电容CO连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容CO与所述密勒电容Ce共同构成补偿电路以实现频率补偿。
[0012]进一步的，所述阻抗衰减缓冲器还包括:
[0013]PMOS 管 Q1、NM0S 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和开关管；
[0014]所述匪OS管Q2的漏极、所述PMOS管Ql的漏极、所述PMOS管Ql的源极、所述PMOS管Ql的栅极、所述PMOS管Q3的源极、所述PMOS管Q5的栅极及所述PMOS管Q5的源极共接于电源，所述PMOS管Q3的栅极为所述阻抗衰减缓冲器的输入端，所述PMOS管Q3的源极与所述PMOS管Q5的漏极共接于所述开关管的高电位端，所述PMOS管Q3的漏极与所述NMOS管Q4的漏极共接于所述开关管的控制端，所述NMOS管Q4的源极、所述开关管的低电位端及所述NMOS管Q2的源极共接于地，所述NMOS管Q4的栅极与所述NMOS管Q2的栅极共接于所述NMOS管Q2的漏极。
[0015]进一步的，所述开关管采用匪OS管Q6，所述NMOS管Q6的漏极为所述开关管的高电位端，所述NMOS管Q6的源极为所述开关管的低电位端，所述NMOS管Q6的栅极为所述开关管的控制端。
[0016]进一步的，所述开关管采用NPN型三极管Q7，所述NPN型三极管Q7的集电极为所述开关管的高电位端，所述NPN型三极管Q7的发射极为所述开关管的低电位端，所述NPN型三极管Q7的基极为所述开关管的控制端。
[0017]在本发明的实施例中，所述低压差线性稳压器包括误差放大器、阻抗衰减缓冲器和匹配管，所述阻抗衰减缓冲器连接在所述误差放大器和所述匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Ce，所述阻抗衰减缓冲器包括补偿电容CO，所述补偿电容CO连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容CO与所述密勒电容Ce共同构成补偿电路以实现频率补偿，这样，在满足LDO性能指标的前提下，可减小密勒电容Ce的值，进而减小芯片的面积，并降低成本。
【附图说明】
[0018]图1是现有技术中LDO的内部结构图；
[0019]图2是本发明第一实施例提供的阻抗衰减缓冲器的电路结构图；
[0020]图3是本发明另一实施例提供的阻抗衰减缓冲器的电路结构图；
[0021]图4是本发明第二实施例提供的低压差线性稳压器的电路结构图；
[0022]图5是本发明另一实施例提供的低压差线性稳压器的电路结构图。
【具体实施方式】
[0023]为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0024]实施例一:
[0025]本发明的第一实施例提供了一种阻抗衰减缓冲器。
[0026]图1示出了现有技术中LDO的内部结构图，为了便于说明，仅示出了与本发明实施例相关的部分。
[0027]一种阻抗衰减缓冲器buffer，阻抗衰减缓冲器buffer连接在误差放大器EA和匹配管Q之间，误差放大器EA和匹配管Q之间还接有密勒电容Ce。
[0028]在本实施例中，密勒电容Ce的一端接误差放大器EA，密勒电容Ce的另一端接匹配管Q的漏极，匹配管Q的漏极为LDO的输出端V0UT，匹配管Q的栅极接阻抗衰减缓冲器buffer的输出端，匹配管Q的源极接电源VIN。在实际应用中，为了满足系统的要求，密勒电容Ce的值一般会比较大，在LDO负载变化范围比较大时，密勒电容Ce的值可能会达到30pF。
[0029]图2示出了本发明第一实施例提供的阻抗衰减缓冲器的模块结构，为了便于说明，仅不出了与本发明实施例相关的部分。
[0030]参考图2和图1，阻抗衰减缓冲器buffer包括补偿电容CO，补偿电容CO连接在阻抗衰减缓冲器buffer的输入端和地之间，补偿电容CO与密勒电容Ce共同构成补偿电路以实现频率补偿。
[0031]在实际应用中，补偿电容CO会选取较小值，因此在阻抗衰减缓冲器buffer中增加补偿电容CO后，阻抗衰减缓冲器buff er的面积并没有太大影响。因为补偿电容CO与密勒电容Ce共同构成补偿网络，在满足LDO性能指标的情况下，密勒电容Ce的值会降低，因此其占用的面积也会相应减小，这样，LDO的整个芯片面积也会减小。
[0032]作为本发明的一实施例，阻抗衰减缓冲器buffer还包括:
[0033]PMOS 管 QUNMOS 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和开关管 I;
[0034]NMOS管Q2的漏极、PMOS管Ql的漏极、PMOS管Ql的源极、PMOS管Ql的栅极、PMOS管Q3的源极、PMOS管Q5的栅极及PMOS管Q5的源极共接于电源VIN，PM0S管Q3的栅极为阻抗衰减缓冲器buffer的输入端，PMOS管Q3的源极与PMOS管Q5的漏极共接于开关管I的高电位端，PMOS管Q3的漏极与NMOS管Q4的漏极共接于开关管I的控制端，匪OS管Q4的源极、开关管的低电位端及匪OS管Q2的源极共接于地，匪OS管Q4的栅极与匪OS管Q2的栅极共接于匪OS管Q2的漏极。
[0035]作为本发明的一实施例，开关管I采用匪OS管Q6，匪OS管Q6的漏极为开关管I的高电位端，NMOS管Q6的源极为开关管I的低电位端，NMOS管Q6的栅极为开关管I的控制端。
[0036]图3示出了本发明另一实施例提供的阻抗衰减缓冲器的模块结构，为了便于说明，仅不出了与本发明实施例相关的部分。
[0037]作为本发明的一实施例，开关管I采用NPN型三极管Q7，NPN型三极管Q7的集电极为开关管I的高电位端，NPN型三极管Q7的发射极为开关管I的低电位端，NPN型三极管Q7的基极为开关管I的控制端。
[0038]实施例二:
[0039]本发明的第二实施例提供了一种低压差线性稳压器。
[0040]图4示出了本发明第二实施例提供的低压差线性稳压器的电路结构图，为了便于说明，仅示出了与本发明实施例相关的部分。
[0041]—种低压差线性稳压器，所述低压差线性稳压器包括误差放大器EA、阻抗衰减缓冲器buffer和匹配管Q，阻抗衰减缓冲器buffer连接在误差放大器EA和匹配管Q之间，误差放大器EA和匹配管Q之间还接有密勒电容Ce。
[0042]在本实施例中，密勒电容Ce的一端接误差放大器EA，密勒电容Ce的另一端接匹配管Q的漏极，匹配管Q的漏极为LDO的输出端V0UT，匹配管Q的栅极接阻抗衰减缓冲器buffer的输出端，匹配管Q的源极接电源VIN。在实际应用中，为了满足系统的要求，密勒电容Ce的值一般会比较大，在LDO负载变化范围比较大时，密勒电容Ce的值可能会达到30pF。
[0043]阻抗衰减缓冲器buffer包括补偿电容CO，补偿电容CO连接在阻抗衰减缓冲器buffer的输入端和地之间，补偿电容CO与密勒电容Ce共同构成补偿电路以实现频率补偿。
[0044]在实际应用中，补偿电容CO会选取较小值，因此在阻抗衰减缓冲器buffer中增加补偿电容CO后，阻抗衰减缓冲器buff er的面积并没有太大影响。因为补偿电容CO与密勒电容Ce共同构成补偿网络，在满足LDO性能指标的情况下，密勒电容Ce的值会降低，因此其占用的面积也会相应减小，这样，LDO的整个芯片面积也会减小。
[0045]作为本发明的一实施例，阻抗衰减缓冲器buffer还包括:
[0046]PMOS 管 QUNMOS 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和开关管 I。
[0047]NMOS管Q2的漏极、PMOS管Ql的漏极、PMOS管Ql的源极、PMOS管Ql的栅极、PMOS管Q3的源极、PMOS管Q5的栅极及PMOS管Q5的源极共接于电源，PMOS管Q3的栅极为阻抗衰减缓冲器buffer的输入端，PMOS管Q3的源极与PMOS管Q5的漏极共接于开关管I的高电位端，PMOS管Q3的漏极与匪OS管Q4的漏极共接于开关管I的控制端，匪OS管Q4的源极、开关管I的低电位端及匪OS管Q2的源极共接于地，匪OS管Q4的栅极与匪OS管Q2的栅极共接于匪OS管Q2的漏极。
[0048]作为本发明的一实施例，开关管I采用匪OS管，匪OS管的漏极为开关管I的高电位端，NMOS管的源极为开关管I的低电位端，NMOS管的栅极为开关管I的控制端。
[0049]图5示出了本发明另一实施例提供的低压差线性稳压器的电路结构图，为了便于说明，仅示出了与本发明实施例相关的部分。
[0050]作为本发明的一实施例，开关管I采用NPN型三极管，NPN型三极管的集电极为开关管I的高电位端，NPN型三极管的发射极为开关管I的低电位端，NPN型三极管的基极为开关管I的控制端。
[0051]在本发明的实施例中，所述低压差线性稳压器包括误差放大器、阻抗衰减缓冲器和匹配管，所述阻抗衰减缓冲器连接在所述误差放大器和所述匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Ce，所述阻抗衰减缓冲器包括补偿电容CO，所述补偿电容CO连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容CO与所述密勒电容Ce共同构成补偿电路以实现频率补偿，这样，在满足LDO性能指标的前提下，可减小密勒电容Ce的值，进而减小芯片的面积，并降低成本。
[0052]以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
【主权项】
1.一种阻抗衰减缓冲器，所述阻抗衰减缓冲器连接在误差放大器和匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Ce，其特征在于，所述阻抗衰减缓冲器包括补偿电容CO，所述补偿电容CO连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容CO与所述密勒电容Ce共同构成补偿电路以实现频率补偿。2.如权利要求1所述的阻抗衰减缓冲器，其特征在于，所述阻抗衰减缓冲器还包括: PMOS管 Q1、NMOS 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和开关管； 所述NMOS管Q2的漏极、所述PMOS管Ql的漏极、所述PMOS管Ql的源极、所述PMOS管Ql的栅极、所述PMOS管Q3的源极、所述PMOS管Q5的栅极及所述PMOS管Q5的源极共接于电源，所述PMOS管Q3的栅极为所述阻抗衰减缓冲器的输入端，所述PMOS管Q3的源极与所述PMOS管Q5的漏极共接于所述开关管的高电位端，所述PMOS管Q3的漏极与所述NMOS管Q4的漏极共接于所述开关管的控制端，所述NMOS管Q4的源极、所述开关管的低电位端及所述NMOS管Q2的源极共接于地，所述NMOS管Q4的栅极与所述NMOS管Q2的栅极共接于所述NMOS管Q2的漏极。3.如权利要求2所述的阻抗衰减缓冲器，其特征在于，所述开关管采用匪OS管Q6，所述NMOS管Q6的漏极为所述开关管的高电位端，所述NMOS管Q6的源极为所述开关管的低电位端，所述NMOS管Q6的栅极为所述开关管的控制端。4.如权利要求2所述的阻抗衰减缓冲器，其特征在于，所述开关管采用NPN型三极管Q7，所述NPN型三极管Q7的集电极为所述开关管的高电位端，所述NPN型三极管Q7的发射极为所述开关管的低电位端，所述NPN型三极管Q7的基极为所述开关管的控制端。5.—种低压差线性稳压器，所述低压差线性稳压器包括误差放大器、阻抗衰减缓冲器和匹配管，所述阻抗衰减缓冲器连接在所述误差放大器和所述匹配管之间，所述误差放大器和所述匹配管之间还接有密勒电容Ce，其特征在于，所述阻抗衰减缓冲器包括补偿电容CO，所述补偿电容CO连接在所述阻抗衰减缓冲器的输入端和地之间，所述补偿电容CO与所述密勒电容Ce共同构成补偿电路以实现频率补偿。6.如权利要求5所述的低压差线性稳压器，其特征在于，所述阻抗衰减缓冲器还包括: PMOS管 Q1、NMOS 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和开关管； 所述NMOS管Q2的漏极、所述PMOS管Ql的漏极、所述PMOS管Ql的源极、所述PMOS管Ql的栅极、所述PMOS管Q3的源极、所述PMOS管Q5的栅极及所述PMOS管Q5的源极共接于电源，所述PMOS管Q3的栅极为所述阻抗衰减缓冲器的输入端，所述PMOS管Q3的源极与所述PMOS管Q5的漏极共接于所述开关管的高电位端，所述PMOS管Q3的漏极与所述NMOS管Q4的漏极共接于所述开关管的控制端，所述NMOS管Q4的源极、所述开关管的低电位端及所述NMOS管Q2的源极共接于地，所述NMOS管Q4的栅极与所述NMOS管Q2的栅极共接于所述NMOS管Q2的漏极。7.如权利要求6所述的低压差线性稳压器，其特征在于，所述开关管采用匪OS管Q6，所述NMOS管Q6的漏极为所述开关管的高电位端，所述NMOS管Q6的源极为所述开关管的低电位端，所述NMOS管Q6的栅极为所述开关管的控制端。8.如权利要求6所述的低压差线性稳压器，其特征在于，所述开关管采用NPN型三极管Q7，所述NPN型三极管Q7的集电极为所述开关管的高电位端，所述NPN型三极管Q7的发射极为所述开关管的低电位端，所述NPN型三极管Q7的基极为所述开关管的控制端。
【文档编号】G05F1/56GK106020306SQ201610362694
【公开日】2016年10月12日
【申请日】2016年5月26日
【发明人】潘少辉, 胡胜发
【申请人】安凯(广州)微电子技术有限公司