专利名称：具有耦联子系统存储器总线的多芯数字信号处理器装置的制作方法
技术领域：
本发明一般涉及数字信号处理器。具体而言，本发明涉及数字信号处理器中的专用子系统存储器总线，更具体地涉及从任何给定子系统存储器总线对用于全局存储器存取的专用子系统存储器总线的耦联。
DSP具有为高性能计算专门设计的硬件，因而通常用于密集计算任务。多芯DSP中的处理器子系统通常具有专用总线。例如，处理器子系统可具有处理器芯用于从存储器检索程序指令的专用指令总线、处理器芯用于从存储器中检索数据的专用数据总线、和与上述两种总线不同的专用直接存储器存取(DMA)存储器总线。DMA存储器总线可用于把数据移入或移出存储器而无需处理器芯的干预。
各处理器子系统中的DMA存储器总线通常在相关的子系统DMA控制器控制下工作。在DSP装置中存在多个子系统DMA控制器，因而在子系统间传输的DMA数据要求不同DMA控制器协作。希望提供一种执行这种数据传输的有效方法。
图2表示耦联DMA总线的另一种构成。
图3表示存储器总线仲裁器的高级状态设备图。
在下述说明书和权利要求书全文中的一些术语指特定系统部件。本领域技术人员能理解，半导体公司可用不同名称指一器件。本文不试图区分这些仅名称不同但功能相同的器件。在下述讨论和权利要求中，术语“包含”和“包括”按开放式使用，意指“包括但不限于……”。同样，术语“耦合”或“耦联”指间接或直接电连接。这样，若第1装置耦联至第2装置，连接可认为是直接电连接，或认为经其它装置和其它连接的间接电连接。较佳实施例详细说明在多芯、定点、数字信号处理器(DSP)芯片的背景下讨论下述本发明较佳实施例。但该实施例不限于该揭示范围，而是可用于任何得益于全局DMA存取的多芯DSP装置。
现在参照
图1，图1表示DSP芯片100包含多个DSP子系统110，120、共享程序存储器(PRAM)132、存储器总线接口134、外I/O端口(XPORT)仲裁器136、XPORT多路转换器138和主端口接口(HPI)多路转换器139。各DSP子系统110、120(图1中用虚线整体分开)最好包含DSP芯11，21、只读存储器(ROM)12，22、双访问随机存取存储器(DARAM)13，23、单访问随机存取存储器(SARAM)14，24、一个或多个外围设备15，25、M总线多路转换器16，26、M总线仲裁器17，27、DMA控制器18，28、主端口接口(HPI)19，29和其它各种支持电路。子系统110、120各自还包含指令总线P1，P2、数据总线D1，D2、存储器总线M1，M2、处理器芯外I/O总线XC1，XC2和DMA控制器外I/O总线XD1、XD2。
共享程序存储器(PRAM)132最好为程序指令预留并包含16个双访问RAM块。各块包含16千字节存储量，虽然块规模和数量可根据需要变化。各DSP子系统110、120可在每个时间周期从PRAM 132中的任何位置读取指令。处理器芯11、21同时从存储在PRAM132中的单个程序中读取并执行不同指令。虽然DSP芯可执行相同软件程序，但它们未必同时执行相同指令或遵循程序流程中的相同转移。
根据该较佳实施例，DSP芯11、21不允许向PRAM 132写，而是如下所述，主处理器(未图示)经XPORT、HPI 19，29和存储器总线M1，M2向PRAM 132提供软件。
存储器总线接口134耦联至PRAM132和存储器总线M1、M2。存储器总线接口134提供一组先入先出(FIFO)缓冲器，存储器总线M1、M2可对该缓冲器读写。各FIFO是单向的，即由一个存储器写，另一个存储器读。这提供一种子系统间的通信方法。存储器总线接口134还把两条存储器总线M1、M2耦联至PRAM132。存储器总线接口包含仲裁器，后者在寻求存取PRAM时授权一个存储器总线访问PRAM。通常经存储器总线执行PRAM程序初始化及PRAM更新。
XPORT仲裁器136和XPORT多路转换器138，经各自的外部I/O总线XC1、XC2、XD1、XD2耦联至各子系统中的处理器芯11、21和DMA控制器18、28。如下所述，处理器芯和DMA控制器仲裁外部存取，仲裁器136根据仲裁结果设定多路转换器。DSP100设置在半导体组件中，后者有多个插脚(“引脚”)以为芯片提供外部连接。XPORT使用的用于外部存取的组件引脚最好与主端口接口单元19、29共用。从而，XPORT多路转换器138的输出耦联至HPI多路转换器139。如同HPI单元19、29所耦联。主处理器断定MODE信号(一种用于多路转换器139的控制信号)时，XPORT引脚耦联至HPI单元19、29，主处理器访问作为存储器映射装置的DSP装置100。在主处理器非断定MODE信号时，XPORT引脚耦联至XPORT多路转换器138，由芯11、12或DMA控制器18、28启动外部存取，如下所述。
处理器芯11、21最好执行经相应指令总线P1、P2检索的软件指令，以操作经相应数据总线D1、D2检索的数据。处理结果从处理器芯返回数据总线。处理器芯通常包含最佳算术逻辑单元(ALU)和控制单元。控制单元检索数据和指令并译码该指令，ALU按指令规定操作数据。
ROM12、22是耦联至相应指令总线P1、P2的非易失性存储器。ROM最好存储对子系统初始化的引导软件。DRAM13、23最好包含四个存储器块。各块在每个时钟周期支持两个存储器存取。DARAM13、23主要用于数据存储，但也可用于存储程序指令。因而它们耦联至两条相应的指令总线P1、P2和相应的数据总线D1、D2。DSP芯11、21中的寄存器(未图示)确定DRAM13、23是否映射至程序存储器空间或数据存储器空间。SARAM14、24最好也包含四个存储器块，各块在每个时钟周期支持一个存储器存取。各SARAM最好预定为数据存储，因而耦联至相应数据总线D1、D2。
再参照图1，指令总线P1、P2耦联相应处理器芯11、21，本地DARAM13、23，本地ROM12、22和共享PRAM132。数据总线D1、D2把相应处理器芯11、21，本地DARAM13、23，本地SARAM14、24耦联在一起。存储器总线M1、M2把存储器总线转换器16、26与相应子系统中的各易失性存储装置13、14、23、24和132进行耦联。存储器总线还耦联至外围设备15、25。
外设15、25最好各包含一个或多个多通道串行接口，提供高速、全双工、双缓冲串行通信。这些接口的构成最好可由相关的处理器芯编程以与已有串行协议直接接口。各串行接口15、25最好支持达128路的多路发送和接收。启动多路收发时，多通道串行端口执行时分复用与去复用。发送或接收的各数据帧表示时分复用(TDM)数据流，一路的内容与其他路的内容交错。
存储器总线转换器16、26和存储器总线仲裁器17、27各耦联至全部DMA控制器18、28和HPI单元19、29。本地DMA控制器18、本地HPI单元19、远端DMA控制器28和远端HPI单元29各可经存储器总线转换器16控制存储器总线M1，以存取外设15、SARAM14、DARAM13和PRAM132。类似地，它们也可各自经存储器总线转换器26控制存储器总线M2以存取外设25、SARAM24、DARAM23和PRAM132。从而，各DMA控制器可如各HPI单元那样进行全局存取。仲裁器17执行本地DMA控制器、本地HPI单元和远端子系统间对存储器总线M1访问的仲裁，并接着根据仲裁获胜者，设定存储器总线转换器16。转换器26和仲裁器27经存储器总线M2进行存取其操作相似。
各DMA控制器18、28经相应存储器总线M1、M2与本地外设及数据存储装置进行数据转移并向共享PRAM132转移数据。各DMA控制器18、28还可经远端存储器总线与远端外设及数据存储装置间进行数据转移。最后，各DMA控制器可经外部I/O总线XD1、XD2和XPORT，与外部资源进行数据传送。虽然该传送可以不同方式启动，包括由处理器芯启动，但此后的传送在“后台”进行，即无需处理器芯监测和控制。各DMA控制器最好为多数据块传送的独立并行管理提供多“通道”。通过首先从DMA控制器内存储器读取数据并接着把来自DMA控制器的数据写至期望目的地来完成DMA传送。当处理器芯存储器对内存储器的存取与DMA控制器存取冲突时，最好给DMA控制器更高优先级。
HPI单元19、29允许外部主处理器经存储器总线M1、M2存取所有内存储器。为保持全系统设计简单，主处理器接口19、29设计成模拟一个存储器接口。即，主处理器可“观看”DSP装置100内任何存储器位置的内容并通过向HPI单元19、29发送地址指示期望的位置而“观看”许多处理器芯寄存器。HPI单元19、29之一，接着以存储器装置所用的相同方式检索希望的信息并作为数据提供该信息。HPI单元19、29可类似地在期望位置存储数据。主处理器可以这种方式提供处理器芯要执行的软件。即，主处理器可经HPI19、29向共享PRAM132写入软件。HPI单元19、29最好对主处理器起从属设备的作用，但在存取期间如果存储器总线忙有其它任务，也可向主处理器产生一信号以阻塞主处理器。
图2表示把DMA控制器18、28和HPI单元19、29耦联至存储器总线M1、M2的另一实施例，在该实施例中增加远端存取多路转换器62和远端存取仲裁器64。如果本地DMA控制器或本地HPI单元(例如18、19)寻求存取远端存储器总线(例如M2)，则远端存取仲裁器64检测存取请求并对远端存取多路转换器62进行设定。远端存取仲裁器64在轮转优先级的基础上解决冲突。即，如果在一给定时钟周期，远端DMA控制器对于远端HPI单元赢得存取冲突，则将在下次发生与远端DMA控制器冲突时给予远端HPI优先权。
远端存储器总线仲裁器和多路转换器(例如26、27)接收远端存取多路转换器62的输出。存储器总线仲裁器(例如27)在其本地DMA控制器(例如28)、其本地HPI单元(例如29)和经多路转换器62的远端存取间进行仲裁，并根据仲裁的赢方对存储器总线多路转换器进行设定。
各多路转换器16、26、62最好一个时刻只授权一个存取。不立即特许的存取将在过程到期时授权。从而，DMA控制器和HPI单元仅保持其存取企图直到授权存取。
图3示出可由存储器总线仲裁器完成的高级状态图。在无任何存储器总线存取要求时，存储器总线仲裁器连续且顺序地检查本地DMA存取请求42、HPI存取请求44和远端存取请求46。本地DMA存取请求来自本地DMA控制器，HPI存取请求由本地HPI单元作出，远端存取请求可来自远端存取多路转换器62或直接来自远端DMA控制器或HPI单元。如果没有检测到本地DMA存取请求，则存储器总线仲裁器17、27检测HPI存取请求44。如果没有检测到HPI存取请求，则存储器总线仲裁器检查远端DMA存取请求46。如果没有远端DMA存取请求，则存储器总线仲裁器检查本地DMA存取请求42。存储器总线仲裁器17、27足够快地检查各种存储请求资源，以便如果请求的存取在该循环仲裁方案获胜，就在收到该请求后的时钟周期启动存储器总线存取。
如果存储器总线仲裁器17、27检测本地DMA存取请求，则它设定存储器总线多路转换器16、26并允许DMA控制器18、28执行存储器总线事务48。DMA控制器通常以两个步骤传送数据从DMA控制器中的内存储器源读取，然后从内存储写至希望目的地。从而可写或读存储器总线事务。DMA传输的读写步骤可被其它存储器事务(例如HPI事务50或远端存取事务)隔开。在DMA存储器总线事务完成后，存储器总线仲裁器以HPI存取请求44开始恢复检查。
如果DMA控制器18、28检测到HPI存取请求44，则DMA控制器执行HPI事务50。该事务再次被读或写。在该访问中，HPI单元检索主处理器请求的信息。在写访问中，HPI单元在期望位置存储来自主处理器的信息。在事务完成后，存储器仲裁器以远端DMA存取请求46开始恢复检查。
如果存储器仲裁器17、27检测到远端存取请求，则存储器仲裁器允许远端DMA控制器或远端HPI单元(经远端存取多路转换器)在存储器总线上执行远端存取事务52。以上述相似的方式对事务进行读或写访问。在事务完成后，存储器仲裁器以本地DMA请求42开始恢复检查。
在图1和图2实施例中，DSP芯片100仅包含两个DSP子系统101、102。如本领域技术人员可理解的，可有两个以上DSP子系统，每个均有相应处理器芯。
上述讨论意在说明本发明各实施例的原理。一旦充分理解了上述揭示，各种变换和修改时本领域技术人员而言是显而易见的。下述权利要求解释为试图包含这种变换和修改。
权利要求
1.一种数字信号处理系统，其特征在于，它包括多个处理器子系统，每个处理器子系统包括至少一个存储器装置；通过子系统存储器总线耦联至所述至少一个存储器装置中的每个存储器装置的存储器总线多路转换器；直接存储器存取即DMA控制器；其中，每个所述DMA控制器耦联至每个所述存储器总线转换器并配置成经相应子系统存储器总线对每个所述存储器装置进行存取。
2.如权利要求1所述的系统，其特征在于，所述多个处理器子系统制在单块芯片上。
3.如权利要求1所述的系统，其特征在于，所述多个处理器子系统中的每个子系统还包括耦联至所述存储器总线多路转换器的主端口接口即HPI，该主端口接口配置成经所述子系统存储器总线存取所述存储器装置。
4.如权利要求3所述的系统，其特征在于，每个所述HPI单元耦联至每个所述存储器总线多路转换器并配置成经相应子系统存储器总线对每个所述存储器装置进行存取。
5.如权利要求1所述的系统，其特征在于，所述多个处理器子系统中的每个子系统还包括耦联至所述子系统存储器总线的输入/输出外设，其中，每个DMA控制器配置成经相应子系统存储器总线接入每个外设。
6.如权利要求4所述的系统，其特征在于，所述多个处理器子系统中的每个子系统还包括耦联在所述存储器总线多路转换器与处理器子系统外侧的所有DMA控制器之间的远端存取多路转换器，其中，所述远端存取多路转换器还耦联在所述存储器总线多路转换器与处理器子系统外侧所有HPI单元之间；所述存储器总线多路转换器配置成在任一时刻只把存储器总线耦联至HPI单元、DMA控制器和远端存取多路转换器之一。
7.如权利要求6所述的系统，其特征在于，所述多个处理器子系统中的每个子系统还包括耦联至所述远端存取多路转换器的远端存取仲裁器，该仲裁器配置成对远端存取多路转换器进行设定，使在任何一时刻只把所述存储器总线多路转换器耦联至HPI单元、处理器子系统外侧的DMA控制器之一。
8.如权利要求6所述的系统，其特征在于，所述多个处理子系统中的多个子系统还包括耦联至所述存储器总线多路转换器的存储器总线仲裁器，用于在从HPI单元、DMA控制器和远端存取多路转换器收到的存取请求中作出仲裁，其中，所述仲裁根据循环法进行。
9.如权利要求1所述的系统，其特征在于，还包括耦联至各存储器总线的存储器总线接口，其中，所述存储器总线接口包含从各存储器总线至各其它存储器总线的单向先进先出即FIFO缓冲器。
全文摘要
本发明揭示一种DSP装置(100),它具有多个可对DSP装置中的所有易失性存储器资源(13、14、23、24)全局DMA存取(18、28)的DMA控制器(110、120)。在一个较佳实施例中,各DMA控制器耦联至各存储器总线(M1、M2)并配置成控制各存储器总线。存储器总线多路转换器(16、26)耦联至子系统存储器总线和各DMA控制器之间,仲裁器(17、27)可用于设定存储器总线多路转换器以使任一DMA控制器控制存储器总线。也可由主端口接口(19、29)经存储器总线多路转换器控制存储器总线。循环仲裁技术用于向各DMA控制器和主端口接口提供对存储器总线的公平存取。该方案可有利地增大用DMA控制器处处传送数据的灵活性而仅最低限度增大其复杂性。
文档编号G06F15/78GK1359075SQ0113940
公开日2002年7月17日 申请日期2001年11月15日 优先权日2000年11月15日
发明者J·B·赖默, H·G·霍普金斯, T·H·恩古叶, Y·罗, K·A·麦戈纳格尔, J·A·琼斯, D·Q·恩古叶, P·J·史密斯 申请人:德克萨斯仪器股份有限公司