专利名称：资料传输电路与方法
技术领域：
本发明是有关于一种资料传输电路与方法，特别是有关于具有动态路径调整的传输电路。
架构是决定电脑性能的主要因素之一。电脑架构包括资料流的设计。即使有最强的处理器，但是如果欠缺良好的架构，仍然无法发挥强大的功能。
图1绘示一个传统电脑系统的部分架构图。中央处理器101连接到一个集成电路。此集成电路具有核心逻辑102、VGA电路103及随机动态存存储器取存储器控制电路104集成电路。随机动态存取存储器控制电路104进一步连接到随机动态存取存储器105。首先，中央处理器101根据执行程序产生绘图资料。接着，这些绘图资料传送到核心逻辑102。核心逻辑102接着将这些绘图资料分派给VGA电路103。在VGA电路103处理后，对应的资料传送到动态随机存取存储器控制电路104，并且随后被填写到动态随机存取存储器105中。
问题出在中央处理器101与核心逻辑102中间的信号线，其频宽往往大于核心逻辑102与VGA电路103间的信号线。换句话说，当核心逻辑VGA电路103在一个时间周期接收到的资料，需要花费数个时间周期才能将之送出。如此的设计造成了效能的降低。
此外，并非所有的资料都必须经由VGA电路103处理后，才能传送到随机存取存储器控制电路104。然而，这些资料仍然必须通过VGA电路103。如此的设计著实造成不必要的时间浪费。
但是，如果直接增加核心逻辑102与VGA电路103间的频宽，将是一件耗费成本与增加设计上的复杂度的工程。假如我们能够找出一个简单的调整方法，而不需大费周章造成成本的提高，将对电脑架构的改进带来重要的贡献。
本发明一种具有动态路径调整的传输电路，该传输电路介于一处理电路与一存储器控制电路间，该传输电路自该处理电路接收一资流，其特征在于，该传输电路包含一分派电路，该分派电路经由一第一信号线与该处理电路连接；一计算电路，该计算电路经由一第二信号线与该分派电路连接，且该计算电路经由一第三信号线与该存储器控制电路连接；以及一快速信号线，该快速信号线供该分派电路与该存储器控制电路进行连接；其中该第一信号线的频宽与该快速信号线的频宽皆大于该第二信号线的频宽，并且当该分派电路判断该传输电路符合一加速条件时，该分派电路将该资料流经由该快速信号线以直接传给该存储器控制电路，且当该分派电路判断该传输电路不符合该加速条件时，该分派电路将该资料流经由该第二信号线传给该计算电路以进行一处理。
其中该资料流选择性并交错地包含一第一类型资料与一第二类型资料，其中该第一类型资料须预先由该计算电路进行一计算处理，该第二类型资料在传送给该存储器控制电路前无须经由该计算电路进行该计算处理，并且除非该分派装置遇到该第二类型资料，该加速条件不成立。
其中除非该计算电路闲置，否则该加速条件不成立。
其中还包含一闲置状态装置，该闲置状态装置供存放及设定该计算电路是否处于一闲置状态，该分派电路存取该闲置状态装置以取得该计算电路是否处于一闲置状态。
其中还包含一快速路径状态装置，该快速路径状态装置供存放一快速路径状态，该快速路径状态显示该快速信号线是否致能，该分派电路存取该快速路径致能装置以取得该快速路径状态，并且除非该快速信号线致能，否则该加速条件不成立。
其中该处理电路为一中央处理器，该计算电路为一绘图电路。
其中该传输电路是耦合于一晶片组晶片中。
其中该第一信号线为256比特宽、第二信号线为64比特宽、第三比特线为128比特宽，且该存储器控制电路连接至一动态随机存取存储器。
本发明一种动态调整一传输电路的一路径的方法，该传输电路介于一处理电路与一存储器控制电路间，该传输电路包含一分派电路及一计算电路，该分派电路由一第一信号线与该处理电路连接，该计算电路由一第二信号线与该分派电路连接，且该计算电路由一第三信号线与该存储器控制电路连接，其特征在于，该方法包含下列步骤提供一快速信号线，该快速信号线供连接该分派电路及该存储器控制电路，其中该第一信号线与该快速信号线的频宽皆大于该第二信号线；以及该传输电路自该处理电路接收一资料流；当该传输电路符合一加速条件时，该分派电路将该资料流经由该快速信号线以直接传给该存储器控制电路，且当该传输电路不符合一加速条件时，该分派电路将该资料流经由该第二信号线传给该计算电路以进行一处理。
其中该资料流选择性并交错地包含一第一类型资料与一第二类型资料，其中该第一类型资料须预先由该计算电路进行一计算处理，该第二类型资料在传送给该存储器控制电路前无须经由该计算电路进行该计算处理，并且除非该分派装置遇到该第二类型资料，该加速条件不成立。
其中除非该计算电路闲置，否则该加速条件不成立。
其中该传输电路还包含一闲置状态装置，该闲置状态装置供存放及设定该计算电路是否处于一闲置状态，该分派电路存取该闲置状态装置以取得该计算电路是否处于一闲置状态。
其中该传输电路还包含一快速路径状态装置，该快速路径状态装置供存放一快速路径状态，该快速路径状态显示该快速信号线是否致能，该分派电路存取该快速路径致能装置以取得该快速路径状态，并且除非该快速信号线致能，否则该加速条件不成立。
其中该处理电路为一中央处理器，该计算电路为一绘图电路。
其中该传输电路是耦合于一晶片组晶片中。
其中该第一信号线为256比特宽、第二信号线为64比特宽、第三比特线为128比特宽，且该存储器控制电路连接至一动态随机存取存储器。
也就是说，本发明的一实施例为一传输电路。此传输电路包括分派电路及计算电路。分派电路的例子包括用于电脑晶片组中的核心逻辑，而计算电路的例子包括VGA电路。传输电路介于处理电路与存储器控制电路间。处理电路经由第一信号线连接到分派电路。分派电路经由第二信号线连接到计算电路。计算电路经由第三信号线连接到存储器控制电路。存储器控制电路则连接到存储器装置，例如动态随机存取存储器。
此外，在分派电路与存储器控制电路间则是透过快速信号线连接。在传输电路运作的过程中，首先处理电路传送资料流到分派电路。分派电路侦测此时是否符合加速条件。假如符合加速条件，资料流经由快速信号线直接传送到存储器控制电路。假如不符合加速条件，分派电路将资料流传给计算电路进行处理。
加速条件包括侦测资料是否适合直接传送给存储器控制电路。此外，加速条件亦包括侦测快速信号线是否致能或存在可使用。此外，加速条件亦包括侦测计算电路是否处于闲置状态。当计算电路处于闲置状态，因为顺序错误造成的危险不存在，故此时便能直接将资料流传给存储器控制电路进行写入动作。
职是，本发明达成了提供低成本且具有效能的传输架构。
图4为依据本发明实施范例的示意图；以及图5为图4实施范例的流程图。
请参看图2。依据本发明实施例的传输电路是介于处理电路201与存储器控制电路204之间。存储器控制电路204经由存储器信号线连接到存储器205。传输电路包括分派电路202与计算电路203。
分派电路202经由第一信号线211连接到处理电路201。分派电路202经由第二信号线212连接到计算电路203。计算电路203经由第三信号线213连接到存储器控制电路204。此外，快速信号线214提供分派电路202直接连接到存储器控制电路204。
第一信号线211与快速信号线214的频宽皆大于第二信号线212的频宽。换句话说，分派电路202传送资料的时间比接收资料所需的时间还多。举例来说，在第一信号线211具有256位元宽，而第二信号线212具有64比特宽时，分派电路203需要四个时间周期把来自处理电路201一个时间周期的资料给送出去。
处理电路201的例子包括各种不同电脑架构里的中央处理器，以及各种不同电路中出现的微控制器、微处理器。此外，分派电路202的例子包括一般晶片组电路中常见的核心逻辑电路，以及各种电路中用来分派资料流的逻辑电路部分。此外，计算电路203的例子包括图形处理器、声音处理器、输出/输入处理器，以及各种能够实行计算功能的电路。
以下，我们将说明上述的实施例如何运作。请同时参看图1及图2。图2为图1实施例的运作流程图。
快速信号线214预先提供，以连接分派电路202与存储器控制电路204(步骤302)。在运作过程中，处理电路201产生资料流，而此资料流是由一连串的资料组成，并且此资料流传送给分派电路202(步骤304)。分派电路202包含逻辑电路以检查是否传输电路在当时符合加速条件(步骤306)。如果加速条件符合，分派电路202经由快速信号线214将资料流传送至存储器控制电路204(步骤308)。如果加速条件不符合，分派电路202资流传给计算电路203(步骤310)。
资料流包括第一类资料与第二类资料。第一类资料须预先经由计算电路203处理。举例来说，第一类资料包括输出/输入指令、二维或三维绘图指令等等，如果第一类资料未经过计算电路203的处理，这些资料是不能直接写入到存储器205的。相对地，第二类资料则是那些可以直接写入存储器205的资料。举例来说，第二类资料包括线性存储器写入资料。当分派电路202发现所处理的资料是第一类资料，加速条件将不成立。此因为第一类资料需要经由计算电路203进一步的处理。换句话说，快速信号线214只用来传输第二类资料，而不是用来传输第一类资料。
此外，对于由第一类资料与第二类资料交错的资料流来说，资料处理的顺序也是相当重要的。有时候，因为资料处理的顺序的错误，将导致输出结果的错误。因此，加速条件亦包括检查计算电路203的状态。当计算电路203处于闲置状态时，使用快速信号线214传输资流将不会造成资料顺序的问题。计算电路203的状态可以存在闲置状态暂存器207中。当然，计算电路203的状态也可以存在其他各种不同的记忆体中。此外，计算电路203的状态可以被动由分派电路202查询，亦可由计算电路203主动通知分派电路202。
此外，在上面所描述的实施例中，传输电路也具有一快速路径状态，以标示是否存在一快速信号线或此快速信号线是否致能。此快速路径状态可存于暂存器206中，当然也可存于其他各种不同的存储器中。快速路径状态也可以从分派电路202外面的电路对之加以设定。在快速路径状态为失能或显示不存在时，上述的加速条件将不会成立。
为了更清楚地说明本发明，以下提供实际的例子。请参看图4与图5。
图4中所显示的例子是应用于今日常见的电脑架构中。中央处理器401连接到晶片组的集成电路41。至于连接在中央处理器与动态随机存储器间的集成电路通常称做北桥晶片。
集成电路41包括核心逻辑电路402作为前述的分派电路，VGA电路403作为前述的计算电路，以及动态随机存取存储器控制电路404作为前述的存储器控制电路。中央处理器401经由主总线411连接到核心逻辑电路402，此主总线具有256比特的宽度，以作为前述的第一信号线。核心逻辑402经由绘图总线412连接到VGA电路403，此绘图总线412具有64比特宽，以作为前述的第二信号线。VGA电路403经由存储器资料总线413连接动态随机存取存储器控制电路404，此存储器资料总线413具有128比特宽，以作为前述的第三信号线。此外，提供一快速路径414以连接核心逻辑电路402及动态随机存取存储器控制电路404，此快速路径414具有128比特宽，以作为前述的快速信号线。动态随机存取存储器405的例子包括128比特的单资料传输SDR128或256比特的平衡双资料传输DDR256类型。
状态暂存器406储存一变EnVGA-FastRdWr，此变数用来描述是否存在一快速路径414或快速路径414是否致能。另一个状态暂存器407储存一变数VGA-Idle，此变数描述VGA电路403是否处于闲置状态。
接着，请参看图5，此图为图4范例的运作流程图。首先，核心逻辑电路402自中央处理器401接收绘图资的资料流(步骤502)。核心逻辑电路402侦测所接收的资料是否属于线性存储器资料，此线性存储器资料在传给动态随机存取存储器控制电路404之前不需经由VGA电路403的处理。此时，假如所接收的资料并非属于前述的线性存储器资料，加速条件不成立，并且此资料经由绘图总线412传给VGA电路403进行处理(步骤508)。否则，核心逻辑电路402继续检查变数EnVGA-FastRdWr(步骤506)。如果EnVGA-FastRdWr的值为假，也就是说不存在快速路径414或是快速路径414未被致能，此接收资料亦经由绘图总线412传给VGA电路403进行处理(步骤508)。
接着，核心逻辑电路402继续检查是否VGA电路403处于闲置状态(步骤510)。假如VGA电路403处于闲置状态，也就是说加速模式满足时，所接收的资料便经由快速路径414传给动态随机存取存储器控制电路404(步骤512)。
由上面的说明与范例，对于已知技艺中的人应已能据以实作。并且，本发明的优点也在这些叙述中很清楚的得到证明，这些优点至少包括第一，对于通常扮演效能瓶颈角色连续线性存储器写入指令，我们提供了有效率而且低成本的解决方案，来达成资料传输的工作。第二，所有软件无须改写，因为本发明具有软件透通性。第三，本发明所提供的修改具有低成本。第四，对于那些经由快速路径传送的资料来说，传输时间更因为省略了经过VGA电路或其他计算电路，而得到实质的降低。
如熟悉此技术的人员所了解的，以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的申请专利范围内。
权利要求
1.一种具有动态路径调整的传输电路，该传输电路介于一处理电路与一存储器控制电路间，该传输电路自该处理电路接收一资流，其特征在于，该传输电路包含一分派电路，该分派电路经由一第一信号线与该处理电路连接；一计算电路，该计算电路经由一第二信号线与该分派电路连接，且该计算电路经由一第三信号线与该存储器控制电路连接；以及一快速信号线，该快速信号线供该分派电路与该存储器控制电路进行连接；其中该第一信号线的频宽与该快速信号线的频宽皆大于该第二信号线的频宽，并且当该分派电路判断该传输电路符合一加速条件时，该分派电路将该资料流经由该快速信号线以直接传给该存储器控制电路，且当该分派电路判断该传输电路不符合该加速条件时，该分派电路将该资料流经由该第二信号线传给该计算电路以进行一处理。
2.如权利要求1所述的具有动态路径调整的传输电路，其特征在于，其中该资料流选择性并交错地包含一第一类型资料与一第二类型资料，其中该第一类型资料须预先由该计算电路进行一计算处理，该第二类型资料在传送给该存储器控制电路前无须经由该计算电路进行该计算处理，并且除非该分派装置遇到该第二类型资料，该加速条件不成立。
3.如权利要求2所述的具有动态路径调整的传输电路，其特征在于，其中除非该计算电路闲置，否则该加速条件不成立。
4.如权利要求3所述的具有动态路径调整的传输电路，其特征在于，其中还包含一闲置状态装置，该闲置状态装置供存放及设定该计算电路是否处于一闲置状态，该分派电路存取该闲置状态装置以取得该计算电路是否处于一闲置状态。
5.如权利要求3所述的具有动态路径调整的传输电路，其特征在于，其中还包含一快速路径状态装置，该快速路径状态装置供存放一快速路径状态，该快速路径状态显示该快速信号线是否致能，该分派电路存取该快速路径致能装置以取得该快速路径状态，并且除非该快速信号线致能，否则该加速条件不成立。
6.如权利要求5所述的具有动态路径调整的传输电路，其特征在于，其中该处理电路为一中央处理器，该计算电路为一绘图电路。
7.如权利要求6所述的具有动态路径调整的传输电路，其特征在于，其中该传输电路是耦合于一晶片组晶片中。
8.如权利要求7所述的具有动态路径调整的传输电路，其特征在于，其中该第一信号线为256比特宽、第二信号线为64比特宽、第三比特线为128比特宽，且该存储器控制电路连接至一动态随机存取存储器。
9.一种动态调整一传输电路的一路径的方法，该传输电路介于一处理电路与一存储器控制电路间，该传输电路包含一分派电路及一计算电路，该分派电路由一第一信号线与该处理电路连接，该计算电路由一第二信号线与该分派电路连接，且该计算电路由一第三信号线与该存储器控制电路连接，其特征在于，该方法包含下列步骤提供一快速信号线，该快速信号线供连接该分派电路及该存储器控制电路，其中该第一信号线与该快速信号线的频宽皆大于该第二信号线；以及该传输电路自该处理电路接收一资料流；当该传输电路符合一加速条件时，该分派电路将该资料流经由该快速信号线以直接传给该存储器控制电路，且当该传输电路不符合一加速条件时，该分派电路将该资料流经由该第二信号线传给该计算电路以进行一处理。
10.如权利要求9所述的动态调整一传输电路的一路径方法，其特征在于，其中该资料流选择性并交错地包含一第一类型资料与一第二类型资料，其中该第一类型资料须预先由该计算电路进行一计算处理，该第二类型资料在传送给该存储器控制电路前无须经由该计算电路进行该计算处理，并且除非该分派装置遇到该第二类型资料，该加速条件不成立。
11.如权利要求10所述的动态调整一传输电路的一路径方法，其特征在于，其中除非该计算电路闲置，否则该加速条件不成立。
12.如权利要求11所述的动态调整一传输电路的一路径方法，其特征在于，其中该传输电路还包含一闲置状态装置，该闲置状态装置供存放及设定该计算电路是否处于一闲置状态，该分派电路存取该闲置状态装置以取得该计算电路是否处于一闲置状态。
13.如权利要求11所述的动态调整一传输电路的一路径方法，其特征在于，其中该传输电路还包含一快速路径状态装置，该快速路径状态装置供存放一快速路径状态，该快速路径状态显示该快速信号线是否致能，该分派电路存取该快速路径致能装置以取得该快速路径状态，并且除非该快速信号线致能，否则该加速条件不成立。
14.如权利要求13所述的动态调整一传输电路的一路径方法，其特征在于，其中该处理电路为一中央处理器，该计算电路为一绘图电路。
15.如权利要求14所述的动态调整一传输电路的一路径方法，其特征在于，其中该传输电路是耦合于一晶片组晶片中。
16.如权利要求15所述的动态调整一传输电路的一路径方法，其特征在于，其中该第一信号线为256比特宽、第二信号线为64比特宽、第三比特线为128比特宽，且该存储器控制电路连接至一动态随机存取存储器。
全文摘要
一传输电路包括分派电路与计算电路。传输电路介于处理电路与存储器控制器间。处理电路经第一信号线与分派电路连接，分派电路经第二信号线与计算电路连接，且计算电路经第三信号线与存储器控制器连接。此外，在分派电路与存储器控制器间具有快速信号线提供连接。在运作过程中，处理电路将资料流经第一信号线传给分派电路。分派电路检查是否符合加速模式。如不符合加速模式的条件，分派电路将资料流经第二信号线传给计算电路进行处理。如果符合加速模式的条件，分派电路经快速信号线将资料流直接传给存储器控制器，以增加传输电路的效能。
文档编号G06F13/00GK1475920SQ0212974
公开日2004年2月18日 申请日期2002年8月14日 优先权日2002年8月14日
发明者涂俊安, 张志宇, 郑建洲 申请人:矽统科技股份有限公司