专利名称：传输门电路及半导体装置的制作方法
技术领域：
本发明涉及传输门电路及半导体装置。
背景技术：
对传统的传输门电路进行说明。图8是表示传统的传输门电路的电路图。传输门电路由PMOS晶体管91及NMOS晶体管92构成。这些晶体管利用对栅极互补的信号进行控制，从而同时进行导通/截止。在低电平输入PMOS晶体管91的栅极，并且高电平输入NMOS晶体管92的栅极的情况下，由此传输门电路成为导通。然后，传输门电路将输入电压Vin作为输出电压Vout加以输出。在此，设PMOS晶体管91的栅极/源极间电容为Cgsp、NMOS晶体管92的栅极/源极间电容为Cgsn、输出端子寄生电容为Ch、PMOS晶体管91的阈值电压为_Vtp、NMOS晶体管92的阈值电压为Vtn。此外，设施加到PMOS晶体管91的栅极的电压振幅为V5、施加到 NMOS晶体管92的栅极的电压振幅为V4。传输门电路设定为使下式(11)成立，这时时钟馈通的影响会降低，能实现高S/N特性(例如，参照专利文献1)。(V5-Vout-Vtp) · Cgsp/(Cgsp+Ch)= (V4-Vout-Vtn) ‘ Cgsn/(Cgsn+Ch) ... (11)专利文献1 日本特开平07_16拟92号公报但是，在传统技术中，满足式11的前提是输入电压Vin为一个固定电压(例如， (VDD+VSS)/^)，而不会变化。即，如果输入电压Vin变化且输出电压Vout变化，那么式(11) 就不成立。因而，因为时钟馈通的影响而S/N特性恶化。
发明内容
本发明鉴于上述课题构思而成，提供能对应于各种输入电压而实现高S/N特性的传输门电路。本发明为了解决上述课题，提供一种传输门电路，本实施方式的传输门电路的特征在于，包括PM0S晶体管，其在从漏极输入输入电压并且栅极被输入从所述输入电压减去规定电压后的第一电压时导通，并且将所述输入电压作为输出电压而从源极输出；以及 NMOS晶体管，其具有与所述PMOS晶体管相等的栅极长度、栅极宽度、栅极氧化膜厚度、和阈值电压的绝对值，在从漏极输入所述输入电压，并且栅极被输入对所述输入电压相加所述规定电压的第二电压时导通，并且将所述输入电压作为所述输出电压而从源极输出。(发明效果)本发明的传输门电路中根据基于输入电压的电压控制构成传输门电路的MOS晶体管的栅极电压，因此能降低时钟馈通的影响，并能对应于各种输入电压而实现高S/N特性。
图1是表示本实施方式的传输门电路的电路图。图2是表示第一电平移位器的电路图。图3是表示第二电平移位器的电路图。图4是表示一例栅极电压选择电路的电路图。图5是表示另一例栅极电压选择电路的电路图。图6是表示另一例栅极电压选择电路的电路图。图7是表示另一例电平移位器的电路图。图8是表示传统的传输门电路的电路图。
具体实施例方式
以下，参照附图，对本发明的实施方式进行说明。首先，对传输门电路的结构进行说明。图1是表示本实施方式的传输门电路的电路图。传输门电路10包括PMOS晶体管11、NM0S晶体管12、第一电平移位器13、第二电平移位器14、及栅极电压选择电路15。此外，传输门电路10具备输入端子IN、输出端子OUT、 及控制端子CNT。栅极电压选择电路15的输入端子mi与第一电平移位器13的输出端子连接，第二输入端子IN2与第二电平移位器14的输出端子连接，控制端子CNT与传输门电路10的控制端子CNT连接，第一输出端子OUTl与PMOS晶体管11的栅极连接，第二输出端子0UT2 与NMOS晶体管12的栅极连接。PMOS晶体管11及NMOS晶体管12的源极与传输门电路10 的输出端子OUT分别连接，漏极与传输门电路10的输入端子IN分别连接。第一电平移位器13及第二电平移位器14的输入端子与传输门电路10的输入端子IN分别连接。接着，对第一电平移位器13的结构进行说明。图2是表示第一电平移位器的电路图。第一电平移位器13具备电流源21及PMOS晶体管22。PMOS晶体管22的栅极与第一电平移位器13的输入端子连接，源极与第一电平移位器13的输出端子连接，漏极与接地端子连接。电流源21设于电源端子与第一电平移位器13的输出端子之间。接着，对第二电平移位器14的结构进行说明。图3是表示第二电平移位器的电路图。第二电平移位器14具备电流源31及NMOS晶体管32。NMOS晶体管32的栅极与第二电平移位器14的输入端子连接，源极与第二电平移位器14的输出端子连接，漏极与电源端子连接。电流源31设于第二电平移位器14的输出端子与接地端子之间。接着，对栅极电压选择电路15的结构进行说明。图4是表示栅极电压选择电路的电路图。栅极电压选择电路15具备开关41 44及反相器45。此外，栅极电压选择电路 15具备第一输入端子IN1、第二输入端子IN2、控制端子CNT及第一输出端子0UT1、第二输出端子0UT2。开关41设于栅极电压选择电路15的第一输入端子mi和第一输出端子OUTl之间，由电压/Vc控制。开关42设于栅极电压选择电路15的第二输入端子IN2与第一输出端子OUTl之间，由电压Vc控制。开关43设于栅极电压选择电路15的第一输入端子mi 与第二输出端子0UT2之间，由电压Vc控制。开关44设于栅极电压选择电路15的第二输入端子IN2与第二输出端子0UT2之间，由电压/Vc控制。反相器45的输入端子与栅极电压选择电路15的控制端子CNT连接。反相器45被输入电压Vc，并且输出电压/Vc。开关 41 44例如图6那样由MOS晶体管61 64构成。接着，对传输门电路10的动作进行说明。输入端子IN的输入电压Vin被输入至第一电平移位器13的输入端子和第二电平移位器14的输入端子。第一电平移位器13是源极输出器(follower)，因此PMOS晶体管22的源极电压成为电压(Vin+Vsl)。电压Vsl是PMOS晶体管22的阈值电压(-Vtp)的绝对值与过驱动电压 Vol的合计电压。第一电平移位器13从输出端子输出该电压(Vin+Vsl)。第二电平移位器14是源极输出器，因此NMOS晶体管32的源极电压成为电压 (Vin-Vs2)。电压Vs2是匪OS晶体管32的阈值电压Vtn和过驱动电压Vo2的合计电压。第二电平移位器14从输出端子输出该电压(Vin-Vs2)。第一电平移位器13及第二电平移位器14以使式(1) C3)成立的方式分别设计。Vtp = Vtn ... (1)Vol = Vo2 …(2)Vsl = Vtp+Vol = Vs2 = Vtn+Vo2 ... (3)在此，设定高电平的电压Vc输入至控制端子CNT时，电压/Ne成为低电平。这样， 开关42及43导通，开关41及开关44截止。因而，栅极电压选择电路15将第二输入端子 IN2的电压(Vin-Vs2)即电压(Vin-Vsl)从第一输出端子OUTl输出。此外，栅极电压选择电路15将第一输入端子mi的电压(Vin+Vsl)从第二输出端子0UT2输出。因而，PMOS晶体管11中栅极电压成为电压(Vin-Vsl)，PMOS晶体管11的栅极/ 源极间电压Vgsp由下式(4)表示。Vgsp = -Vsl = - (Vtp+Vol) . . . (4)PMOS晶体管11的栅极/源极间电压Vgsp成为比阈值电压(_Vtp)低，因此PMOS 晶体管11导通。此外，匪OS晶体管12中栅极电压成为电压(Vin+Vsl)，匪OS晶体管12的栅极/ 源极间电压Vgsn由下式(5)表示。Vgsn = Vs2 = Vtn+Vo2 = Vsl = Vtp+Vol ... (5)NMOS晶体管12的栅极/源极间电压Vgsn成为比阈值电压Vtn高，因此NMOS晶体管12导通。因而，传输门电路10成为导通状态，将输入电压Vin作为输出电压Vout而向输出端子OUT输出。接着，设定低电平的电压Vc输入至控制端子CNT时，电压/Vc成为高电平。这样， 开关42 43截止，并且开关41及开关44导通。因而，栅极电压选择电路15从第一输出端子OUTl输出第一输入端子mi的电压(Vin+Vsl)。此外，栅极电压选择电路15从第二输出端子0UT2输出第二输入端子IN2的电压(Vin-Vs2)即电压(Vin-Vsl)。因而，PMOS晶体管11中栅极电压成为电压(Vin+Vsl)，PMOS晶体管11的栅极/源极间电压Vgsp由下式(6)表示。
Vgsp = Vsl = Vtp+Vol …(6) PMOS晶体管11的栅极/源极间电压Vgsp成为比阈值电压(_Vtp)高，因此PMOS 晶体管11截止。此外，匪OS晶体管12中栅极电压成为电压(Vin-Vsl)，匪OS晶体管12的栅极/ 源极间电压Vgsn由下式(7)表示。Vgsn = -Vs2 = -(Vtn+Vo2) = -Vsl = - (Vtp+Vol) ... (7)NMOS晶体管12的栅极/源极间电压Vgsn比阈值电压Vtn低，因此NMOS晶体管 12截止。因而，传输门电路10成为非导通状态，作为输出电压Vout不向输出端子OUT输出输入电压Vin。在此，传输门电路10设计成使PMOS晶体管11和NMOS晶体管12的栅极长度、栅极宽度和栅极氧化膜厚度分别相等。这样，PMOS晶体管11的栅极/源极间电容Cgsp和NMOS 晶体管12的栅极/源极间电容Cgsn相等。此外，根据式⑴，PMOS晶体管11的阈值电压 Vtp和NMOS晶体管12的阈值电压Vtn相等。此外，在电压Vc为高电平的情况下，根据式 (4) (5)，PMOS晶体管11的栅极/源极间电压Vgsp的绝对值和NMOS晶体管12的栅极/ 源极间电压Vgsn相等。如上述那样构成的传输门电路10中，基于传统技术所示的式(11)的式⑶成立， 因此降低时钟馈通的影响，并实现高S/N特性。(I Vgsp I -1 Vtp I) · Cgsp/ (Cgsp+Ch)= (Vgsn-Vtn) · Cgsn/ (Cgsn+Ch) ··· (8)Cgsp为PMOS晶体管11的栅极/源极间电容，Cgsn为NMOS晶体管12的栅极/源极间电容，Ch为输出端子寄生电容。此外，根据式(2)和式(4) (5)和式(8)，下式(9)成立。Cgsp/(Cgsp+Ch) = Cgsn/(Cgsn+Ch) . · · (9)该式(9)与输入电压Vin不相关。即，传输门电路10以与输入电压Vin的电压值不相关地降低时钟馈通的影响，并实现高S/N特性。这样，构成传输门电路10的MOS晶体管的栅极电压会成为基于输入电压Vin的电压，从而，即使输入电压Vin发生变动，也能降低时钟馈通的影响，并能实现高S/N特性。此外，栅极电压选择电路15并不限于图4的电路，也可以为例如图5那样构成的电路。图5的栅极电压选择电路具备PMOS晶体管51及52和NMOS晶体管53及M。此外，该电路具备第一输入端子IN1、第二输入端子IN2、控制端子CNT、及第一输出端子0UT1、 第二输出端子0UT2。PMOS晶体管51及NMOS晶体管53构成以电压(Vin+Vsl)为电源电压并且以电压(Vin-Vs2)为接地电压的第一反相器。PMOS晶体管52及NMOS晶体管M构成以电压 (Vin+Vsl)为电源电压并且以电压(Vin-Vs2)为接地电压的第二反相器，设于第一反相器的后级。第一反相器中输入端子与栅极电压选择电路15的控制端子CNT连接，输出端子与栅极电压选择电路15的第一输出端子OUTl连接。第二反相器中，输入端子与栅极电压选择
6电路15的第一输出端子OUTl连接，输出端子与栅极电压选择电路15的第二输出端子0UT2 连接。此外，第一电平移位器13及第二电平移位器14利用了电流源21及电流源31，但使用电阻也可(未图示)。此外，第一电平移位器13及第二电平移位器14，作为一例设计成为图2及图3所示的电路，但也可为以输入电压Vin为输入、以输出电压Vin士Vsl为输出的电路。例如，如图7所示那样也可由缓冲放大器构成。附图标记说明10传输门电路；11PM0S晶体管；12NM0S晶体管；13第一电平移位器；14第二电平移位器；15栅极电压选择电路；71放大器。
权利要求
1.一种传输门电路，其特征在于，包括PMOS晶体管，其在从漏极输入输入电压并且栅极被输入从所述输入电压减去规定电压后的第一电压时导通，并且将所述输入电压作为输出电压而从源极输出；以及NMOS晶体管，其具有与所述PMOS晶体管相等的栅极长度、栅极宽度、栅极氧化膜厚度、 和阈值电压的绝对值，在从漏极输入所述输入电压，并且栅极被输入对所述输入电压相加所述规定电压的第二电压时导通，并且将所述输入电压作为所述输出电压而从源极输出。
2.如权利要求1所述的传输门电路，其特征在于，还包括 第一电平移位器，从所述输入电压生成所述第一电压； 第二电平移位器，从所述输入电压生成所述第二电压；以及栅极电压选择电路，将所述第一电压及所述第二电压中的一个电压输入至所述PMOS 晶体管的栅极，并将另一电压输入至所述NMOS晶体管的栅极。
3.一种半导体装置，其中包括权利要求1所述的传输门电路。
4.一种半导体装置，其中包括权利要求2所述的传输门电路。
全文摘要
本发明涉及传输门电路及半导体装置。本发明提供能对应于各种输入电压而实现高S/N特性的传输门电路。其中包括PMOS晶体管(11)，其在从漏极被输入输入电压Vin、栅极被输入电压(Vin-Vs1)时导通，并且将输入电压Vin作为输出电压Vout而从源极输出；以及NMOS晶体管(12)，其具有与PMOS晶体管(11)相等的栅极长度、栅极宽度、栅极氧化膜厚度和阈值电压的绝对值，在从漏极被输入输入电压Vin、栅极被输入电压(Vin+Vs1)时导通，并且将输入电压Vin作为输出电压Vout而从源极输出。
文档编号H03K19/0185GK102195637SQ20111003943
公开日2011年9月21日 申请日期2011年2月9日 优先权日2010年2月9日
发明者小野贵士 申请人:精工电子有限公司